圖 2 給出了一個(gè) 4 位轉(zhuǎn)換示例，y 軸(和圖中的粗線)表示 DAC 的輸出電壓。本例中，第一次比較表明 VIN < VDAC。所以，位 3 置為 0。然后 DAC 被置為 01002，并執(zhí)行第二次比較。由于 VIN > VDAC，位 2 保持為 1。DAC 置為 01102，執(zhí)行第三次比較。根據(jù)比較結(jié)果，位 1 置 0，DAC 又設(shè)置為 01012，執(zhí)行最后一次比較。最后，由于 VIN > VDAC，位 0 確定為 1。

 

圖 2. SAR 工作原理(以 4 位 ADC 為例)

 

注意，對(duì)于 4 位 ADC 需要四個(gè)比較周期。通常，N 位 SAR ADC 需要 N 個(gè)比較周期，在前一位轉(zhuǎn)換完成之前不得進(jìn)入下一次轉(zhuǎn)換。由此可以看出，該類 ADC 能夠有效降低功耗和空間，當(dāng)然，也正是由于這個(gè)原因，分辨率在 14 位至 16 位，速率高于幾 Msps (每秒百萬次采樣)的逐次逼近 ADC 極其少見。一些基于 SAR 結(jié)構(gòu)的微型 ADC 已經(jīng)推向市場。MAX1115/MAX1116 和 MAX1117/MAX1118 8 位 ADC 以及分辨率更高的可互換產(chǎn)品 MAX1086 和 MAX1286 (分別為 10 位和 12 位)，采用微小的 SOT23 封裝，尺寸只有 3mm x 3mm。12 位 MAX11102 采用 3mm x 3mm TDFN 封裝或 3mm x 5mm µMAX®封裝。

 

SAR ADC 的另一個(gè)顯著的特點(diǎn)是：功耗隨采樣速率而改變。這一點(diǎn)與閃速 ADC 或流水線 ADC 不同，后者在不同的采樣速率下具有固定的功耗。這種可變功耗特性對(duì)于低功耗應(yīng)用或者不需要連續(xù)采集數(shù)據(jù)的應(yīng)用非常有利(例如，用于 PDA 數(shù)字轉(zhuǎn)換器)。

 

SAR 的深入分析

SAR ADC 的兩個(gè)重要部件是比較器和 DAC，稍后我們可以看到，圖 1 中采樣 / 保持電路可以嵌入到 DAC 內(nèi)，不作為一個(gè)獨(dú)立的電路。

 

SAR ADC 的速度受限于：

 

DAC 的建立時(shí)間，在這段時(shí)間內(nèi)必須穩(wěn)定在整個(gè)轉(zhuǎn)換器的分辨率以內(nèi)(如：½ LSB)

 

比較器，必須在規(guī)定的時(shí)間內(nèi)能夠分辨 VIN 與 VDAC 的微小差異

 

邏輯開銷

 

DAC

 

DAC 的最大建立時(shí)間通常取決于其 MSB 的建立時(shí)間，原因很簡單，MSB 的變化代表了 DAC 輸出的最大偏移。另外，ADC 的線性也受 DAC 線性指標(biāo)的限制。因此，由于元件固有匹配度的限制，分辨率高于 12 位的 SAR ADC 常常需要調(diào)理或校準(zhǔn)，以改善其線性指標(biāo)。雖然這在某種程度上取決于處理工藝和設(shè)計(jì)，但在實(shí)際的 DAC 設(shè)計(jì)中，元件的匹配度將線性指標(biāo)限制在 12 位左右。

 

許多 SAR ADC 采用具有固有采樣 / 保持功能的電容式 DAC。電容式 DAC 根據(jù)電荷再分配的原理產(chǎn)生模擬輸出電壓，由于這種類型的 DAC 在 SAR ADC 中很常用，所以，我們最好討論一下它們的工作原理。

 

電容式 DAC 包括一個(gè)由 N 個(gè)按照二進(jìn)制加權(quán)排列的電容和一個(gè)“空 LSB”電容組成的陣列。圖 3 是一個(gè) 16 位電容式 DAC 與比較器相連接的范例。采樣階段，陣列的公共端(所有電容連接的公共點(diǎn)，見圖 3)接地，所有自由端連接到輸入信號(hào)(模擬輸入或 VIN)。采樣后，公共端與地?cái)嚅_，自由端與 VIN 斷開，在電容陣列上有效地獲得了與輸入電壓成比例的電荷量。然后，將所有電容的自由端接地，驅(qū)動(dòng)公共端至一個(gè)負(fù)壓 -VIN。

 

 

圖 3. 16 位電容式 DAC 示例 

 

作為二進(jìn)制搜索算法的第一步，MSB 電容的底端與地?cái)嚅_并連接到 VREF，驅(qū)動(dòng)公共端電壓向正端移動(dòng)½VREF。

 

因此，VCOMMON = -VIN + ½ × VREF

 

如果 VCOMMON < 0 (即 VIN > ½ × VREF)，比較器輸出為邏輯 1。如果 VIN < ½ × VREF，比較器輸出為邏輯 0。

 

如果比較器輸出為邏輯 1，MSB 電容的底端保持連接至 VREF。否則，MSB 電容的底端連接至地。

 

接下來，下一個(gè)較小電容的底端連接至 VREF，將新的 VCOMMON 電壓與地電位進(jìn)行比較。

 

繼續(xù)上述過程，直至所有位的值均確定下來。

 

簡言之，VCOMMON = -VIN + BN-1 × VREF/2 + BN-2 × VREF/4 + BN-1 × VREF/8 + ... + B0 × VREF/2N-1 (B_ 為比較器輸出 /ADC 輸出位)。

 

DAC 校準(zhǔn)

 

對(duì)于一個(gè)理想的 DAC 來講，每個(gè)與數(shù)據(jù)位相對(duì)應(yīng)的電容應(yīng)該精確到下一個(gè)較小電容的兩倍。在高分辨率 ADC (如 16 位)中，這會(huì)導(dǎo)致過寬的數(shù)值范圍，以致無法用經(jīng)濟(jì)、可行的尺寸實(shí)現(xiàn)。16 位的 SAR ADC (如 MAX195)實(shí)際由兩列電容組成，利用電容耦合減小 LSB 陣列的等效容值。MSB 陣列中的電容經(jīng)過微調(diào)以降低誤差。LSB 電容的微小變化都將對(duì) 16 位轉(zhuǎn)換結(jié)果產(chǎn)生明顯的誤差。不幸的是，僅僅依靠微調(diào)并不能達(dá)到 16 位的精度，或者補(bǔ)償由于溫度、電源電壓或其它參數(shù)的變化所造成的性能指標(biāo)的改變。考慮到上述原因，MAX195 內(nèi)部為每個(gè) MSB 電容配置了一個(gè)校準(zhǔn) DAC，這些 DAC 通過電容耦合到主 DAC 輸出，根據(jù)它們的數(shù)字輸入調(diào)節(jié)主 DAC 的輸出。

 

校準(zhǔn)時(shí)，首先要確定用于補(bǔ)償每個(gè) MSB 電容誤差的修正代碼，并存儲(chǔ)該代碼。此后，當(dāng)主 DAC 對(duì)應(yīng)的數(shù)據(jù)位為高電平時(shí)就把存儲(chǔ)的代碼提供給適當(dāng)?shù)男?zhǔn) DAC，補(bǔ)償相關(guān)電容的誤差。一般由用戶發(fā)起校準(zhǔn)過程，也可以在上電時(shí)進(jìn)行自動(dòng)校準(zhǔn)。為降低噪聲效應(yīng)，每個(gè)校準(zhǔn)過程都執(zhí)行許多次(MAX195 大約持續(xù) 14,000 個(gè)時(shí)鐘周期)，結(jié)果取平均值。當(dāng)供電電壓穩(wěn)定后最好進(jìn)行一次校準(zhǔn)。高分辨率 ADC 應(yīng)該在電源電壓、溫度、基準(zhǔn)電壓或時(shí)鐘等任何一個(gè)參數(shù)發(fā)生顯著變化后進(jìn)行再校準(zhǔn)，因?yàn)檫@些參數(shù)對(duì)直流偏移有影響。如果只考慮線性指標(biāo)，可以容許這些參數(shù)有較大改變。因?yàn)樾?zhǔn)數(shù)據(jù)是以數(shù)字方式存儲(chǔ)的，無需頻繁轉(zhuǎn)換即可保持足夠的精度。

 

比較器

 

比較器需要具有足夠的速度和精度，盡管比較器的失調(diào)電壓不影響整體的線性度，它將給系統(tǒng)傳輸特性曲線帶來一個(gè)偏差，為減小比較器的失調(diào)電壓引入了失調(diào)消除技術(shù)。然而，還必須考慮噪聲，比較器的等效輸入噪聲通常要設(shè)計(jì)在 1 LSB 以內(nèi)。比較器必須能夠分辨出整個(gè)系統(tǒng)精度以內(nèi)的電壓，也就是說比較器需要保證與系統(tǒng)相當(dāng)?shù)木取?/div>