對于高速的DSP密集型系統(tǒng)設計，降低功率變得越來越重要。例如，在通信系統(tǒng)中，通信必須以周期猝發(fā)方式來實施，以避免放大器和系統(tǒng)其余部分電路持續(xù)消耗功率。在傳感器網(wǎng)絡中的要求是定期關斷工作的傳感器(比如用于交通圖像或天氣傳感器)，或者定期打開它們(例如在地震情況下)，以及在設備回到睡眠模式之前以猝發(fā)方式上傳信息。在通常具有相對較低取樣頻率的醫(yī)療監(jiān)測設備中，需要通過實施周期性操作其低功耗特性的方式來最大限度減少功耗，相似的,手持便攜式解決方案也是如此。

對于著重降低功率的DSP密集型系統(tǒng)設計，設計人員不僅僅是要提供最低的靜態(tài)功率，更重要的是需要專注于實現(xiàn)盡可能低的總體功耗，尤其是在高頻率和高溫條件下。現(xiàn)場可編程門陣列(FPGA)通過綜合的方法來實現(xiàn)功耗最小化，有助于達到這個目標。這種方法包括加工工藝、架構和邏輯配置設計，以及包括SERDES、DDR2/3和DSP模塊的嵌入式特性，同時還加入了進一步降低靜態(tài)功耗的特殊功率模式。

FPGA演進

在過去二十年里，許多先進的CPU和MCU構建了各種節(jié)能模式，以應對DSP密集型設計中較高頻率和集成度水平引起的功耗難題。僅有最先進的FPGA器件提供了類似的低功耗能力，并且支持更高頻率器件。直至最近才出現(xiàn)可以解決早期基于SRAM解決方案的泄漏問題，同時帶有低功耗模式實現(xiàn)額外節(jié)能能力的FPGA器件。

大體上，靜態(tài)功率、動態(tài)功率，以及浪涌功率這三種功率成分左右了總體功耗，這與FPGA功率預算相關。必需有效地管理這三種成分以實現(xiàn)最低功耗。

管理這些功率成分需要固有低泄漏電流——這是FPGA器件支持DSP密集設計之功率需求的一個重要特性。與使用SRAM單元的FPGA器件相比，基于flash的FPGA解決方案具有優(yōu)勢，這是因為基于flash的 FPGA使用單一(而不是六個)晶體管來構建，而且配置功率和浪涌功率(上電期間)均為零。SRAM FPGA上電處于未配置狀態(tài)，必需完成初始上電復位順序。首先，各個配置位處于未知狀態(tài)，并且必需在每個電源周期初始化。因此，產生了高至數(shù)安培或長至數(shù)百微秒之尖峰的浪涌電流，這帶來了浪涌功率(請參見圖1)。

圖1：使用基于flash的FPGA器件，可以在器件啟動和配置階段省去數(shù)百微瓦(mW)功率。為了避免大電流峰值，SRAM FPGA需要復雜的上電排序，因此增加了元器件成本和占位面積。

為了緩減這個尖峰電流，許多SRAM FPGA器件也都具有附加的復雜系統(tǒng)上電順序要求。而基于flash的非易失性 FPGA無需外部配置器件來進行重新編程，在啟動階段省去了數(shù)百微瓦(mW)，并且省去了用于緩減尖峰電流的外部器件。在某些情況下，與基于SRAM的解決方案相比，基于flash的FPGA可以把每單元泄漏電流降低1000倍，并且具有超低靜態(tài)電流和無需外部緩減器件的優(yōu)勢。

基于flash的 FPGA器件除了固有較低功率之外，還可以利用附加的特性以進一步減小功率?；趂lash的 FPGA器件在單一芯片上結合了硬IP模塊和FPGA架構，并且這個FGPA集成了功能齊全的微控制器系統(tǒng)、增強的FPGA架構和高速串行和存儲器接口。附加的功率敏感特性和其它特性包括：

增強的SERDES功能：最新FPGA的每個SERDES通道的每Gbps功率降低至13mW，與具有相似功能的其它FPGA解決方案相比，可以降低多達5倍(參見圖2)。

在較小的器件中集成許多不同的硬IP和其它資源：通過加入更多I/O、收發(fā)器、PCI Express端點和高性能存儲器子系統(tǒng)，可以在更小、功率更低的器件中提供更多功能。

嵌入式RAM和數(shù)學模塊：基于flash 的 FPGA器件包括內建的硬RAM模塊和數(shù)學模塊，用于密集型DSP應用。而且，這些模塊在低功率下提供高性能水平。圖3所示為不同F(xiàn)PGA制造商之間的RAM功率比較。

固有低功率的嵌入式處理器子系統(tǒng)：某些子系統(tǒng)提供多種低功率模式，包括睡眠模式和深度睡眠模式，使用低功率模式可以實現(xiàn)FPGA架構和相關I/O的快速停止和啟動，同時保存FPGA架構的狀態(tài)，并且顯著降低功耗。器件大約花100ms來進入睡眠模式，再花大約100ms退出這個模式。然而，F(xiàn)PGA退出睡眠模式的狀態(tài)可以保存，該器件從其退出的狀態(tài)繼續(xù)運作。

使用附加的工具來最大限度地減小功率：通過使用各種工具來計算功率配置，以及使用智能floor-planning和功率優(yōu)化布局布線，用戶能夠進一步優(yōu)化其設計以降低功耗。

所有這些降低功率的特性和功能，在高速DSP密集型系統(tǒng)設計中特別重要。
[page]
DSP設計的挑戰(zhàn)

DSP密集型系統(tǒng)設計需要復雜的數(shù)學計算、高存儲器帶寬要求，以及具有動態(tài)重新配置的高速串行傳輸，這些要求在高性能水平下消耗很大的功率。下一代FPGA器件必需能夠以盡可能低的功耗來應對這些需求，并且不影響性能。DSP系統(tǒng)設計人員在設計中使用數(shù)個不同的構件(乘法器、存儲器、收發(fā)器等)，而不同系統(tǒng)架構實施方案的功耗有著顯著的區(qū)別，這取決于使用的FPGA器件。

所有FPGA器件也都使用硬乘法器作為基礎計算單元，這個硬乘法器在總體系統(tǒng)功率預算方面舉足輕重。為此，美高森美研究了具有不同架構的有限脈沖響應(FIR)濾波器，并且根據(jù)乘法器數(shù)目對比運作頻率，分析了各個器件的功耗。

FIR濾波器經(jīng)常用于在各種應用中消除不必要噪聲，同時提升信號質量，或者修理信號波幅的DSP模塊，有著數(shù)種FIR濾波器架構，包括轉置或收縮(有或沒有對稱性) 。這兩種架構均具有與總體初始延遲、DSP模塊數(shù)目、吞吐量或性能，以及管線寄存器數(shù)目相關的特性，兩種架構之間的區(qū)別如圖4所示，圖中顯示16-Tap FIR轉置和收縮的對稱型款。


現(xiàn)在來總結兩種架構之間的區(qū)別：轉置架構使用管線級并且減少輸入扇出以提高運作頻率；同時，N-Tap systolic FIR的初始延遲是(2*N -2)周期。比較之下，雖然轉置架構的運作頻率較低，但其初始延遲較好(N-1周期)，而且使用較少的時序資源。這些架構還要考慮其它的因素，最重要的是濾波器穩(wěn)定性，尤其是必需考慮大量抽頭(tap)數(shù)目和加權特性。例如，在需要回聲消除的語音處理應用中，在存在大部分回聲的近端，權重必需較高，在回聲較少的后續(xù)濾波器抽頭上較低。

根據(jù)使用的架構不同，F(xiàn)PGA的功耗可能顯著變化。在一項研究中，使用了功耗預算工具，并且使用FPGA開發(fā)工具套件在32、64和128-Tap Transpose FIR實施方案中測量不同溫度下的實際硅器件；研究結果表明FPGA器件通過合適的設計和實施來提供了顯著的節(jié)能。此外，這些節(jié)能在較低的頻率和高溫下更加明顯。另一個重要發(fā)現(xiàn)是，對于最佳性能FPGA器件，功耗與抽頭的數(shù)目成線性關系。換句話說，如果抽頭的數(shù)目少，某些性能較差FPGA的功耗數(shù)值更差；對于其它器件，在抽頭數(shù)目高時，它們的性能更差。這可能與架構問題有關。


結語

今天以DSP為中心的系統(tǒng)設計，面臨不斷增加的減小功耗的壓力。今天基于flash的 FPGA技術不只是減少靜態(tài)功耗，而是減少總體功耗，正是實現(xiàn)下一代高速DSP密集型系統(tǒng)設計的重要因素，這些設計要求必需在不斷縮小的外形尺寸中提供高算法性能，并具有盡可能低的功耗。

相關閱讀：

功能安全要求：使用FPGA實現(xiàn)ADAS設計
基于FPGA的等效時間采樣原理的實現(xiàn)
博客精品：FPGA系統(tǒng)構成及器件互聯(lián)