【導(dǎo)讀】NCD(V)5700x 是大電流單通道柵極驅(qū)動(dòng)器，內(nèi)置電流隔離功能，用于在高功率應(yīng)用中實(shí)現(xiàn)高系統(tǒng)效率和可靠性。其特性包括：互補(bǔ)輸入（IN+ 和 IN-），開漏故障（
）和就緒 (RDY) 輸出，復(fù)位或清除故障功能（
），有源米勒箝位 (CLAMP)，去飽和保護(hù) (DESAT)，去飽和情況下軟關(guān)斷，拉電流 (OUTH) 和灌電流 (OUTL) 分離驅(qū)動(dòng)輸出（僅限 NCD(V)57000），精確欠壓閉鎖 (UVLO)，低傳播延遲（最大值90 ns）和小脈沖失真（最大值25 ns），較高的共模瞬變抗擾度 (CMTI)——在 VCM = 1500 V條件下可承受 100kV/us（最小值），輸入信號(hào)范圍涵蓋 5 V 和 3.3 V，輸出差分偏置電壓（VDD2-VEE2）最高 25 V（最大值），VDD2 額定值為 25 V（最大值），VEE2 額定值為 -10 V（最大值）。NCD(V)5700x 提供 5 kVrms 電流隔離和 1.2 kV 工作電壓能力，輸入和輸出之間的爬電距離保證至少 8 mm。寬體 SOIC-16 封裝滿足增強(qiáng)型安全絕緣要求。
本應(yīng)用筆記介紹 NCD(V)5700x 在系統(tǒng)應(yīng)用中的一些參數(shù)、功能和設(shè)計(jì)技巧。
互補(bǔ)輸入邏輯信號(hào)與輸出之間的關(guān)系如表 1 所示。
表 1. 輸入和輸出信號(hào)邏輯
注：X：浮空，內(nèi)部 50 kΩ 下拉電阻將 IN+ 下拉至 GND1，內(nèi)部 50 kΩ 上拉電阻將 IN- 上拉至 VDD1。Hi-Z：高阻抗?fàn)顟B(tài)。
輸入邏輯信號(hào)框圖如圖 1 所示。
圖1. 輸入邏輯信號(hào)框圖
為了獲得良好的信號(hào)質(zhì)量和抗擾度，可以在微控制器和柵極驅(qū)動(dòng)器輸入（IN+、IN-、）之間放置一個(gè)輸入濾波器 RC 網(wǎng)絡(luò)。RC 值將取決于系統(tǒng)要求的輸入頻率范圍、占空比和時(shí)間延遲。此 RC 濾波器的應(yīng)用電路如圖 2 所示。此 RC 濾波器需要放在盡可能靠近柵極驅(qū)動(dòng)器引腳引線的地方。高壓輸出電路的共模瞬變噪聲可能會(huì)干擾低壓輸入側(cè)。數(shù)字控制輸入應(yīng)使用低阻抗信號(hào)源以防止出現(xiàn)毛刺或造成意外開關(guān)。優(yōu)先使用標(biāo)準(zhǔn) CMOS 或推挽驅(qū)動(dòng)電路，避免開漏配置。
圖 2. 輸入信號(hào)的 RC 濾波器網(wǎng)絡(luò)
根據(jù)表 1，當(dāng) PWM 信號(hào)作用于同相輸入 (IN+) 時(shí)，反相輸入 (IN-) 可用于使能/禁用輸入信號(hào)。信號(hào)使能/禁用的電路示例如圖 3 所示。
此配置僅控制輸出信號(hào)，不控制任何保護(hù)（UVLO 和去飽和）的復(fù)位功能，輸出跟隨同相信號(hào)。
圖 3. 反相輸入 (IN-) 控制信號(hào)使能
串聯(lián)電阻和解耦電容必須置于 VDD1 和 GND1 之間。電容需要盡可能靠近柵極驅(qū)動(dòng)器引腳引線，以濾除任何高頻噪聲并維持輸入偏置電壓。一般使用值為 0.1 μF 和 2.2 μF 的低 ESL 和 ESR 芯片電容 (MLCC)，如圖 4 所示。圖 5 顯示了 5.0 V 和 3.3 V 條件下的典型輸入偏置工作電源電流；當(dāng)采用 5.0 V 或 3.3 V 電源供電時(shí)，可以估算功率需求。
圖 4.用于輸入電源偏置 (VDD1) 的解耦電容
圖 5. 輸入電源電流 (IDD1) 與輸入頻率
NCD5700x 系列具有高拉電流和灌電流能力。因而需要額外的布局措施，尤其是當(dāng)外部柵極電阻值較小時(shí)。由于內(nèi)部功率 MOSFET 導(dǎo)通，將出現(xiàn)高峰值電流瞬變。解耦電容須放置在 VDD2、VEE2 和 GND2 之間，并且盡可能靠近驅(qū)動(dòng)器引腳引線，以防止 PCB 走線和封裝的寄生電感導(dǎo)致偏置電壓過沖或欠沖。主要電流需求來自外部負(fù)載電容，因此峰值電流取決于外部柵極電阻。在一般應(yīng)用中，當(dāng)柵極電阻值大于 10 Ω 時(shí)，每個(gè)正 (VDD2) 和負(fù) (VEE2) 偏置需要 10 μF 電容。當(dāng)柵極電阻小于 10 Ω 時(shí)，建議使用 20 μF 電容。當(dāng)然，低 ESL 和 ESR 芯片電容 (MLCC) 是首選。電路示例如圖 6 所示。典型輸出偏置工作電源電流與輸入頻率、環(huán)境溫度、負(fù)載電容的關(guān)系分別如圖 7、圖 8 和圖 9 所示。
請注意，這些曲線代表外部柵極電阻僅為 1 Ω 時(shí)的極端開關(guān)條件。大多數(shù)應(yīng)用會(huì)使用更高的柵極電阻值，因此，電流將比這些曲線中所示的值要低。可以估計(jì)正偏置和負(fù)偏置電源的功率需求。
圖6. 用于輸出電源偏置的解耦電容（VDD2和VEE2）
圖 7. 輸出電源電流（IDD2 和 IEE2）與輸入頻率
圖 8. 輸出電源電流（IDD2 和 IEE2）與負(fù)載電容
圖 9. 輸出電源電流（IDD2 和 IEE2）與環(huán)境溫度
當(dāng)外部柵極電阻和電源偏置是固定值時(shí)，務(wù)必檢查柵極驅(qū)動(dòng)器的功耗。設(shè)計(jì)方案必須確保當(dāng)器件在期望溫度范圍內(nèi)工作時(shí)，器件結(jié)溫不超過額定最大值。柵極驅(qū)動(dòng)器的功耗計(jì)算公式如下所示。
其中：
PD-total 為器件總功耗(W)
PD-input 為輸入偏置(VDD1)功耗 (W)
PD-output 為輸出偏置(VDD2、VEE2)功耗 (W)
為了計(jì)算輸入偏置功耗 (PD-input)，可以使用圖 5 中提供的輸入電源電流值或數(shù)據(jù)表中的最大偏置電流。公式為：
圖 10 中的框圖顯示了輸出偏置功率輸送路徑。為了計(jì)算輸出偏置功耗 (PD-output)，必須考慮兩個(gè)因素。首先是拉電流/灌電流功率 MOSFET 的內(nèi)部邏輯電路和結(jié)電容充放電損耗的基本工作功率需求。這可以在空載條件下使用特定的 VDD2 和 VEE2 電壓偏置條件進(jìn)行測量，如圖 11 所示。其次，當(dāng)輸出驅(qū)動(dòng)負(fù)載時(shí)，輸出偏置的功耗在內(nèi)部拉電流/灌電流功率 MOSFET 的等效導(dǎo)通電阻和外部柵極電阻之間分配。
圖 10.輸出偏置的功率輸送路徑
圖 11.空載時(shí)的輸出電源電流（IDD2、IEE2）與輸入頻率
PD-output 的計(jì)算公式為：
其中：
Fi = 輸入頻率
Qg = 柵極電荷
Rsource = 內(nèi)部拉電流 MOSFET 導(dǎo)通電阻 圖片 1Ω
Rsink = 內(nèi)部灌電流 MOSFET 導(dǎo)通電阻 圖片1Ω
Rg = 外部柵極電阻
結(jié)溫可通過下式估算：
其中：
Rth(JA) = 結(jié)至環(huán)境熱阻
TA = 環(huán)境溫度
Tth(JA) = 150°C/W，條件：100 mm2，1 盎司銅，1 個(gè)表面層
Tth(JA) = 84°C/W，條件：650 mm2，1 盎司銅，1 個(gè)表面層和2個(gè)內(nèi)部電源平面層
（公式4）也可用于計(jì)算最大結(jié)溫 TJ(MAX) 為 150°C 時(shí)環(huán)境溫度 (TA) 下的最大允許功耗 (PD )。圖 12 顯示了基于特定 PCB 布局、層和表面積的 NCD(V)5700x 系列結(jié)至環(huán)境熱阻對應(yīng)的功耗降額曲線。
圖 12：NCD(V)5700x 系列的功耗降額曲線
為確保驅(qū)動(dòng)操作的電壓正確，輸入 (VDD1) 和輸出 (VDD2) 偏置電源通過欠壓閉鎖保護(hù)進(jìn)行監(jiān)測。當(dāng) UVLO 保護(hù)被觸發(fā)時(shí)，輸出信號(hào)邏輯將立即變?yōu)榈碗娖?，傳播延遲變短。RDY 引腳上的電源良好 (READY) 信號(hào)僅表示此 UVLO 事件，可能具有 8 μs（典型值）延遲時(shí)間。RDY 引腳輸出接口為內(nèi)部開漏，通過 50 kΩ 上拉電阻拉至 VDD1。圖 13 中的框圖顯示了 UVLO 和 RDY 功能。詳細(xì)時(shí)序圖已在數(shù)據(jù)表中給出。圖 14 和圖 15 顯示，RDY 僅與欠壓閉鎖保護(hù)相關(guān)。
圖 13：NCD(V)5700x 系列的 UVLO 和 RDY 功能框圖
圖 14：NCD(V)5700x 系列的 UVLO2 觸發(fā)時(shí)的 RDY 波形
圖 15：NCD(V)5700x 系列的 DESAT 保護(hù)觸發(fā)時(shí)的 FAULT 波形
為了防止功率半導(dǎo)體器件在過流或短路事件中消耗過多功率，去飽和保護(hù)功能是一種在柵極驅(qū)動(dòng)器中加以實(shí)現(xiàn)的有效且低成本的方法。利用功率器件的正向特性，可以檢測高器件電流導(dǎo)致較高飽和電壓或過渡到有源區(qū)域（雙極性器件）/飽和區(qū)域（單極性器件）的情況。因過流而關(guān)斷時(shí)，如果柵極電壓像在正常開關(guān)操作中一樣快速關(guān)斷，將出現(xiàn)高 di/dt。這與電源路徑中的寄生環(huán)路電感一起，會(huì)產(chǎn)生較高關(guān)斷 dV/dt，進(jìn)而可能導(dǎo)致過壓應(yīng)力，并可能損壞開關(guān)。當(dāng) DESAT 保護(hù)觸發(fā)時(shí)，軟關(guān)斷 (STO) 特性可降低功率器件上的應(yīng)力。柵極驅(qū)動(dòng)器中具有較低灌電流能力的額外 MOSFET (STO) 將激活，取代具有高灌電流能力的正常關(guān)斷晶體管。柵極放電電流減小，柵極電壓緩慢關(guān)斷，因此關(guān)斷 di/dt 和 dV/dt 較低。STO 功能不影響正常工作時(shí)的開關(guān)損耗。灌電流 MOSFET 和軟關(guān)斷 MOSFET 的典型飽和電流如圖 16（灌電流 MOSFET，QSink）和圖 17（軟關(guān)斷 MOSFET，QSTO）所示。圖 15 顯示 STO 激活時(shí)負(fù)載電容電壓緩慢下降。圖 18 是帶軟關(guān)斷功能的去飽和保護(hù)框圖，詳細(xì)時(shí)序圖參見數(shù)據(jù)表。
圖 16：內(nèi)部灌電流 MOSFET (Qsink) 的典型飽和電流
圖 17：內(nèi)部軟關(guān)斷 MOSFET (QSTO) 的典型飽和電流
圖 18：NCD(V)5700x 系列的去飽和保護(hù)示意圖
DESAT 保護(hù)電路仍需避免在功率器件導(dǎo)通的短瞬態(tài)時(shí)間內(nèi)誤觸發(fā)，以允許集電極/漏極電壓降至 DESAT 閾值以下。該瞬態(tài)持續(xù)時(shí)間稱為“DESAT 消隱時(shí)間 (tBlank)”。消隱時(shí)間由內(nèi)部恒定充電電流源 (IDESAT-CHG )、DESAT 閾值電壓 (VDESAT-THR ) 和外部消隱電容 (CB) 控制。當(dāng)輸入信號(hào)有效時(shí)，消隱電容由“DESAT 放電 MOSFET”進(jìn)行放電，從而輸出低電平，然后在下一個(gè)導(dǎo)通周期復(fù)位消隱時(shí)間。典型應(yīng)用電路如圖 19 所示。
圖 19：典型去飽和保護(hù)應(yīng)用電路
其中：
VDESAT?THR = 9 V（典型值）
VD?OFFSET = 0.7 V（典型值）
IDESAT?CHG = 0.5 mA（典型值）
tLEB = 450 ns（典型值）
在穩(wěn)態(tài)下，DESAT 至 GND2 的電壓為以下電壓之和：電阻 (RDESAT) 上的電壓、二極管 (DDESAT) 的正向電壓和功率器件的飽和電壓 (VCE-SAT)。功率器件飽和電壓的觸發(fā)閾值 (VCE-SAT-THR) 可以計(jì)算如下：
圖 20：NCD(V)5700x 系列的消隱時(shí)間 (tBlank) 與消隱電容 (CB) 的關(guān)系
由于該檢測環(huán)路中的一些寄生元件的原因，DESAT 保護(hù)可能會(huì)誤觸發(fā)，或者觸發(fā)電流值意外地與計(jì)算值不一致。圖 21 顯示了去飽和模塊二極管的結(jié)電容 (CJ-DESAT) 和電源環(huán)路中的寄生電感 (Lk)；當(dāng)應(yīng)用 DESAT 保護(hù)時(shí)，電路需要考慮這些元件。
圖 21：考慮去飽和保護(hù)電路中的寄生元件
DESAT 上負(fù)電壓的機(jī)制主要是由于 CJ-DESAT 的放電。此負(fù)電壓的原理如圖 22 所示。在 QS 開關(guān)關(guān)斷狀態(tài)下，DDESAT 結(jié)電容 (CJ-DESAT) 的電壓接近 BUS 電壓，因?yàn)?DESAT 放電開關(guān)導(dǎo)通以使 DDESAT 能夠承受 BUS 電壓。結(jié)電容儲(chǔ)存的能量 ECJ-DESAT = 1/2 CJ-DESAT VBUS 2。當(dāng) QS 導(dǎo)通時(shí)，CJ-DESAT 放電，其能量傳輸?shù)较[電容 CB，導(dǎo)致 CB 上出現(xiàn)負(fù)電壓。如果結(jié)電容的值高于消隱電容的值，則消隱電容的負(fù)電壓將更高，因?yàn)閬碜越Y(jié)電容的能量更多。該負(fù)電壓會(huì)由 IDESAT-CHG電流源快速恢復(fù)，直至達(dá)到正電壓并跟隨 IGBT 的飽和電壓。如果不通過調(diào)整消隱電容值來應(yīng)對，可能會(huì)延長去飽和觸發(fā)功能的延遲時(shí)間，導(dǎo)致 IGBT 的短路峰值電流更高。圖 23 顯示了以 GND2 為基準(zhǔn)的 DESAT 電壓的仿真結(jié)果。NCD(V)5700x 系列 DESAT 引腳的設(shè)計(jì)可承受高達(dá) -9 V 的負(fù)電壓而不會(huì)損壞 IC。
圖 22：當(dāng) Qs 導(dǎo)通且 DESAT 放電開關(guān)關(guān)斷時(shí)
圖 23：Qs 導(dǎo)通期間的 DESAT 波形（仿真）
如果需要外部負(fù)電壓保護(hù)，保護(hù)二極管 Dp 可與消隱電容并聯(lián)。此二極管可以限制負(fù)電壓，并改善延遲時(shí)間。圖 24 和圖 25 顯示了使用保護(hù)二極管的電路和仿真結(jié)果?；诖朔治觯ワ柡湍K二極管 (DDESAT) 應(yīng)具有低結(jié)電容值和快速反向恢復(fù)性能。保護(hù)二極管 (Dp) 應(yīng)具有低正向電壓和低漏電流。建議使用的 DDESAT 和 Dp 二極管如表 2 和表 3 所示。
圖 24：DESAT 和 GND2 之間使用保護(hù)二極管 (Dp)
圖 25：使用保護(hù)二極管時(shí) Qs 導(dǎo)通期間的 DESAT 波形（仿真）
表 2：去飽和保護(hù)模塊二極管 (D-DESAT)
表 3：保護(hù)二極管 (Dp)
注意：VR < 20 V 時(shí)的漏電流，Ta = 125°C 或 150°C
布置保護(hù)二極管時(shí)，需要考慮額外結(jié)電容和漏電流對消隱時(shí)間的影響?；诠β收髌骰?IGBT 關(guān)斷的反向恢復(fù)電流所帶來的 dIc/dt，功率路徑寄生電感將產(chǎn)生高頻電壓 (VLk)。此高頻噪聲可能通過去飽和引腳和 GND2 注入柵極驅(qū)動(dòng)器。去飽和電阻 (RDESAT) 值如果足夠大，可以抑制這種情況，使該噪聲電流進(jìn)入電源環(huán)路，而不是檢測環(huán)路。一般而言，RDESAT 建議使用大約 1 kΩ 和 2.2 Ω。如果因?yàn)槭褂每焖偾袚Q功率器件而產(chǎn)生較高 dVCE/dt 或 dVds/dt，去飽和電阻還可以有兩個(gè)去飽和模塊二極管以降低總結(jié)電容。當(dāng)然，如果因此導(dǎo)致去飽和模塊二極管和去飽和電阻上的正向電壓較高，則觸發(fā)閾值電壓也會(huì)改變。建議應(yīng)用電路如圖 26 所示。
圖 26：改進(jìn)去飽和保護(hù)的建議應(yīng)用電路
理想的 DESAT 電壓波形圖和消隱時(shí)間設(shè)計(jì)概念如圖 27 所示。消隱和濾波時(shí)間之和必須小于功率器件的短路能力持續(xù)時(shí)間，以防止影響可靠性壽命，并且消隱時(shí)間應(yīng)大于功率器件正常工作時(shí)的集電極/漏極電壓下降時(shí)間，以防止任何誤觸發(fā)。
圖 27：去飽和波形 (VDESAT) 圖和消隱時(shí)間設(shè)計(jì)概念
NCD(V)57000/57001 柵極驅(qū)動(dòng)器設(shè)計(jì)涉及到很多設(shè)計(jì)技巧，很難在一篇文章中講述清楚。這篇中我們介紹了NCD(V)5700x的輸入(IN)和輸出(OUT)信號(hào)、輸入偏置電源(VDD1)、輸出正負(fù)偏置電源(VDD2和VEE2)、功耗(PD)和結(jié)溫(TJ)、欠壓閉鎖(UVLO)和就緒(RDY)和去飽和(DESAT)保護(hù)和軟關(guān)斷(STO)這六個(gè)部分的參數(shù)、功能和設(shè)計(jì)技巧。
下篇文章我們將重點(diǎn)關(guān)注NCD(V)5700x的考慮使用外部BJT緩沖器實(shí)現(xiàn)軟關(guān)斷(STO)、用于偏置電源的齊納分離式穩(wěn)壓器、柵極驅(qū)動(dòng)電路中的箝位二極管、布局布線考慮等內(nèi)容。
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