高性能全集成逐次逼近寄存器型模數(shù)轉(zhuǎn)換器
發(fā)布時(shí)間:2020-09-15 來源:Sunny Qin 責(zé)任編輯:wenwei
【導(dǎo)讀】由于擁有較高的分辨率和采樣率,SAR型ADC一直被眾多工業(yè)和汽車客戶所親睞。但是SAR型ADC由于其特殊的特性,所以對(duì)外圍電路也相應(yīng)的提出很多“特殊需求”。
首先就是抗混疊電路的需求。例如當(dāng)電路中的SAR型ADC采樣率為fs時(shí),根據(jù)香濃采樣定律,輸入信號(hào)的頻率需要小于fs/2,頻率超過fs/2的信號(hào)將會(huì)通過混疊效應(yīng)“混入”有用信號(hào)頻帶中,并且無法區(qū)分。因此,為了避免混疊的問題,絕大部分SAR型ADC電路需要在前端設(shè)計(jì)專用的多階有源濾波器,濾掉頻率超過fs/2的信號(hào)。(注:Σ-Δ型ADC理論上也需要抗混疊濾波器,但是由于其過采樣特性及內(nèi)部數(shù)字濾波器的帶外衰減特性,其對(duì)抗混疊濾波器的設(shè)計(jì)要求要低很多,多數(shù)情況下一階RC電路能夠滿足抗混疊需求。)
其次是模擬輸入與基準(zhǔn)輸入的驅(qū)動(dòng)問題。不同于大學(xué)課本上講到的,現(xiàn)在市面上流行的大部分SAR型ADC不再是通過分壓電阻網(wǎng)絡(luò)來實(shí)現(xiàn)電壓的逐次逼近,由于CMOS工藝的普及,取而代之的是通過內(nèi)部電容網(wǎng)絡(luò)實(shí)現(xiàn)電荷的逐次逼近,這樣無論是ADC的信號(hào)輸入端還是基準(zhǔn)輸入端,都是通過一個(gè)電容采樣,這個(gè)電容一般為幾個(gè)皮法到幾十個(gè)皮法。這樣帶來的兩個(gè)新的問題就是:1,我們能否在采樣的短暫時(shí)間內(nèi)將這個(gè)電容完全充滿;2,這個(gè)電容在采樣瞬間是否會(huì)把我們信號(hào)瞬態(tài)拉低。(具體的SAR ADC驅(qū)動(dòng)設(shè)計(jì)請(qǐng)參考SLAA571A:Design Challenges and Improvement Techniques for SAR ADC Driver Circuit)。糟糕的驅(qū)動(dòng)設(shè)計(jì)會(huì)導(dǎo)致無論是輸入信號(hào),還是基準(zhǔn)信號(hào)都會(huì)被瞬態(tài)拉低,并且造成采樣誤差,如下圖所示:
所以標(biāo)準(zhǔn)的SAR型ADC驅(qū)動(dòng)電路需要基準(zhǔn)及驅(qū)動(dòng)電路,抗混疊濾波器,輸入驅(qū)動(dòng)電路等三個(gè)部分,其電路結(jié)構(gòu)如下:
除了上述的兩個(gè)關(guān)鍵問題以外,SAR型ADC采樣電路往往還需要配備電壓基準(zhǔn),模擬開關(guān),輸入放大及直流偏置電路(交流信號(hào)無法直接被單電源ADC采樣)等,復(fù)雜的系統(tǒng)設(shè)計(jì)往往會(huì)另工程師們望而卻步。
針對(duì)于這一問題,現(xiàn)TI開發(fā)出一系列全集成式SAR型ADC, 其集成了高阻抗輸入可編程放大器,抗混疊濾波器,ADC驅(qū)動(dòng)電路,模擬開關(guān)以及高精密電壓基準(zhǔn)等,并且能在單電源供電環(huán)境下提供±10V/ ±5V/ ±2.5V等可編程輸入范圍。高集成度的設(shè)計(jì)使得這種ADC更像一塊電壓采集器,大大簡化采樣電路的設(shè)計(jì),同時(shí)TI提供極具競(jìng)爭(zhēng)力的價(jià)格,以便眾多工業(yè)客戶選用。其結(jié)構(gòu)框圖如下:
非同步型全集成ADC 同步型全集成ADC
這種全集成型的ADC大大簡化了電路設(shè)計(jì),同時(shí)優(yōu)化了成本。針對(duì)于這一類全集成型ADC,TI提供多種型號(hào),涵蓋不同分辨率,不同通道,同步/非同步等多種器件。下面表格中羅列了全系列高集成度SAR型ADC,以及相應(yīng)的資料及參考設(shè)計(jì)TI-Design,歡迎各位工程師點(diǎn)擊查看。
注:TI絕大部分器件都會(huì)有參考設(shè)計(jì),我們叫做TI-Design,每一份TI-Design中都包括參考手冊(cè), 原理圖,PCB,軟件代碼,測(cè)試結(jié)果,以及BOM表,用戶可以在TI官網(wǎng)免費(fèi)下載。
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