中心議題：

• VDMOSFET的工作原理
• VDMOSFET的參數(shù)設(shè)計(jì)
• VDMOSFET的橫向結(jié)構(gòu)設(shè)計(jì)
• VDMOSFET的仿真優(yōu)化及器件研制結(jié)果分析

解決方案：

• VDMOSFET采用“5個(gè)場(chǎng)限環(huán)+鋁場(chǎng)板+多晶場(chǎng)板”的終端結(jié)構(gòu)

隨著現(xiàn)代工藝水平的提高與新技術(shù)的開(kāi)發(fā)完善，功率VDMOSFET設(shè)計(jì)研制朝著高壓、高頻、大電流方向發(fā)展，成為目前新型電力電子器件研究的重點(diǎn)。本文設(shè)計(jì)了漏源擊穿電壓為500 V，通態(tài)電流為8 A，導(dǎo)通電阻小于O．85 Ω的功率VDMOSFET器件，并通過(guò)工藝仿真軟件TSUPREM-4和器件仿真軟件MEDICI進(jìn)行聯(lián)合優(yōu)化仿真，得到具有一定設(shè)計(jì)余量的參數(shù)值。最后在此基礎(chǔ)上進(jìn)行生產(chǎn)線工藝流片，逐步調(diào)整部分工藝條件，最終實(shí)現(xiàn)研制成功。

1 VDMOSFET工作原理

VDMOSFET是電壓控制器件，在柵極施加一定的電壓，使器件溝道表面反型，形成連接源區(qū)和漏區(qū)的導(dǎo)電溝道?；竟ぷ髟砣鐖D1。

當(dāng)柵源電壓VGS大于器件的閾值電壓VTH時(shí)，在柵極下方的P型區(qū)形成強(qiáng)反型層，即電子溝道，此時(shí)在漏源電壓VDS的作用下，N+源區(qū)的電子通過(guò)反型層溝道，經(jīng)由外延層(N-漂移區(qū))運(yùn)動(dòng)至襯底漏極，從而形成漏源電流。

當(dāng)VGS小于閾值電壓VTH時(shí)，柵極下方不能形成反型層溝道。由于外延層(N-漂移區(qū))的濃度較低，則耗盡層主要在外延層(N-漂移區(qū))一側(cè)擴(kuò)展，因而可以維持較高的擊穿電壓。

2 VDMOSFET的參數(shù)設(shè)計(jì)

2．1 外延層電阻率和厚度
外延層的電阻率ρ越大(摻雜濃度Nepi越小)，則器件的擊穿電壓越大。然而，導(dǎo)通電阻Ron也相應(yīng)增大。因此，在滿(mǎn)足擊穿要求的前提下，ρ越小(Nepi越大)越好；而從導(dǎo)通電阻的角度考慮，又限定了該電阻率的最大值。所以將在計(jì)算機(jī)仿真過(guò)程中，調(diào)整P-body的注入劑量、推阱時(shí)間和外延層電阻率、厚度，得出最佳的結(jié)構(gòu)參數(shù)。

2．2 閾值電壓
影響閾值電壓的因素主要是P-body濃度NA，柵氧化層厚度tox和柵氧化層的面電荷密度Qss，主要通過(guò)調(diào)整P阱注入劑量和推阱時(shí)間來(lái)調(diào)節(jié)閾值電壓Vth。

此外，柵氧化層厚度tox受柵源擊穿電壓的限制，tox≥VGS／EB，SiO2的臨界電場(chǎng)EB一般為5×106～107 V／cm；由此算得tox的值為30 nm～60 nm；由于P-body為非均勻摻雜，VTH難于用公式準(zhǔn)確計(jì)算，因此柵氧化層厚度tox和pbody濃度的最佳值需借助于計(jì)算機(jī)仿真優(yōu)化來(lái)確定。

2．3 導(dǎo)通電阻
對(duì)于功率VDMOSFET器件，在不同耐壓下，各部分電阻占導(dǎo)通電阻的比例是不同的。對(duì)于高壓VDMOSFET器件，漂移區(qū)(外延層)電阻RD和JFET區(qū)電阻RJ是主要的。

因此，本設(shè)計(jì)在滿(mǎn)足耐壓的情況下，采用穿通型結(jié)構(gòu)，以減小外延層厚度，并適當(dāng)增加JFET區(qū)的寬度，從而減小RD與RJ。

2．4 開(kāi)關(guān)時(shí)間
優(yōu)化開(kāi)關(guān)時(shí)間的方法包括兩個(gè)方面：減小多晶硅柵的電阻RG和減小輸入電容Cin。在輸入電容中，密勒電容CGD是主要的影響因素。

減小多晶硅的電阻RG可以在工藝過(guò)程中提高多晶硅的摻雜劑量，在版圖設(shè)計(jì)過(guò)程中增加?xùn)艠O多晶硅與柵極鋁引線的接觸孔；減小輸入電容Cin主要是減小密勒電容CGD，即要增加?xùn)叛趸瘜雍穸萾ox，這會(huì)加大閾值電壓VTH，因而需要折中考慮。
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3 VDMOSFET的橫向結(jié)構(gòu)設(shè)計(jì)

3．1 元胞結(jié)構(gòu)選取
由于正三角形元胞的電場(chǎng)容易集中，導(dǎo)致漏源擊穿電壓的降低；六角形元胞的對(duì)角線與對(duì)邊距的比值為，小于方形元胞的對(duì)角線與邊長(zhǎng)的比值，電流分布的均勻性好，曲率效應(yīng)??；圓形元胞犧牲率(即A’／Acell，其中A’為元胞邊緣結(jié)合處電流不能流過(guò)的無(wú)效區(qū)面積，Acell為元胞總面積)大于六角形元胞。

因此，本文所設(shè)計(jì)的500 V高壓VDMOSFET器件采用正六角形“品”字排列的元胞結(jié)構(gòu)。

3．2 柵電極結(jié)構(gòu)
功率VDMOSFET由很多小元胞單元并聯(lián)組成。而由于柵極多晶硅電阻的存在，使得在一定的柵極偏壓下，離柵極壓焊點(diǎn)較遠(yuǎn)的元胞溝道不能充分開(kāi)啟。因此，為了降低柵電極材料電阻的影響，通常將柵極壓焊點(diǎn)處的金屬引伸到離壓焊點(diǎn)較遠(yuǎn)的元胞單元處。本文所設(shè)計(jì)的功率管從壓焊點(diǎn)處引伸3條金屬條并與下面的多晶硅相接觸。

3．3 結(jié)終端結(jié)構(gòu)設(shè)計(jì)
傳統(tǒng)的場(chǎng)板與場(chǎng)限環(huán)相結(jié)合的結(jié)終端結(jié)構(gòu)如圖3所示。設(shè)計(jì)時(shí)，如果場(chǎng)板和保護(hù)環(huán)的間距過(guò)大，場(chǎng)板下的耗盡層擴(kuò)展到保護(hù)環(huán)之前PN結(jié)就首先擊穿，保護(hù)環(huán)將起不到作用。

本文研究的新型結(jié)終端結(jié)構(gòu)(如圖4所示)，是采用場(chǎng)板覆蓋保護(hù)環(huán)的方式，避免了傳統(tǒng)場(chǎng)板與場(chǎng)限環(huán)結(jié)構(gòu)的設(shè)計(jì)難題，而使其簡(jiǎn)單化。

圖4 場(chǎng)板與場(chǎng)限環(huán)結(jié)合的新結(jié)構(gòu)

這種結(jié)構(gòu)在版圖設(shè)計(jì)上通過(guò)增加鋁場(chǎng)板的長(zhǎng)度來(lái)實(shí)現(xiàn)，比較容易控制，使得金屬覆蓋過(guò)離主結(jié)最近的場(chǎng)限環(huán)，它不僅起到了場(chǎng)板和場(chǎng)限環(huán)的效果，又避免了傳統(tǒng)結(jié)構(gòu)在場(chǎng)板的邊緣產(chǎn)生新的電場(chǎng)峰值，避免了電壓在場(chǎng)板邊緣和場(chǎng)限環(huán)之間的提前擊穿。
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4 仿真優(yōu)化結(jié)果

本設(shè)計(jì)采用“5個(gè)場(chǎng)限環(huán)+鋁場(chǎng)板+多晶場(chǎng)板”的終端結(jié)構(gòu)，通過(guò)工藝仿真軟件TSUPREM-4和器件仿真軟件MEDICI進(jìn)行聯(lián)合仿真，不斷調(diào)整工藝參數(shù)，優(yōu)化元胞和結(jié)終端結(jié)構(gòu)，最終使各項(xiàng)參數(shù)的仿真指標(biāo)滿(mǎn)足設(shè)計(jì)要求。

5 器件研制結(jié)果分析

本產(chǎn)品研制按照功率VDMOSFET正向設(shè)計(jì)的思路，選取<100>晶向的襯底硅片，采用硅柵自對(duì)準(zhǔn)工藝流程，首次流片遵照計(jì)算機(jī)仿真優(yōu)化的工藝條件，進(jìn)行工藝摸底；針對(duì)測(cè)試結(jié)果，逐步進(jìn)行局部工藝調(diào)整，最終使得產(chǎn)品指標(biāo)滿(mǎn)足設(shè)計(jì)要求。

(1)第一次流片
產(chǎn)品測(cè)試結(jié)果表明：產(chǎn)品的擊穿電壓均值為438．82 V，并且普遍低于設(shè)計(jì)要求的500 V。

經(jīng)分析，其可能存在的原因是：由于襯底反擴(kuò)散較大，從而導(dǎo)致外延層電阻率偏低，使得擊穿電壓降低。因此，在第二次流片時(shí)，將外延電阻率提高5 Ω·cm，其它工藝條件保持不變。

(2)第二次流片
測(cè)得的擊穿電壓平均值551．68 V，大于500 V，滿(mǎn)足設(shè)計(jì)要求。然而，隨著外延層電阻率的提高，部分導(dǎo)通電阻已大于設(shè)計(jì)要求的850 mΩ。

改進(jìn)方案：對(duì)于高壓功率VDMOSFET器件，JFET電阻在導(dǎo)通電阻的組成部分中，占有相對(duì)較大的比重。因此，在擊穿電壓余量充分的條件下，可考慮通過(guò)適當(dāng)減小P-body推結(jié)時(shí)間的方法，從而增加兩相鄰P-body的間距，降低JFET電阻。因此，在第三次投片時(shí)，將P-body的推結(jié)時(shí)間調(diào)減20分鐘，其它工藝條件相對(duì)于第二次流片保持不變。

(3)第三次流片
測(cè)試結(jié)果表明：在減小P-body推結(jié)時(shí)間后，導(dǎo)通電阻小于850 mΩ，滿(mǎn)足設(shè)計(jì)要求；雖然產(chǎn)品的擊穿電壓(均值536 V)有所下降，但仍滿(mǎn)足大于500 V的設(shè)計(jì)要求；其余靜態(tài)參數(shù)、動(dòng)態(tài)參數(shù)指標(biāo)也均滿(mǎn)足設(shè)計(jì)要求。

因此認(rèn)為，本文高壓功率VDMOSFET的器件設(shè)計(jì)與研制工作是成功的。

6 結(jié)束語(yǔ)

本文在計(jì)算機(jī)仿真優(yōu)化的基礎(chǔ)上，通過(guò)對(duì)產(chǎn)品測(cè)試結(jié)果的分析及工藝條件的調(diào)整，最終實(shí)現(xiàn)了成功研制。相對(duì)于傳統(tǒng)的流水線小批量投片、反復(fù)試制的方法大大節(jié)約了研制成本，收到了事半功倍的效果。

隨著半導(dǎo)體生產(chǎn)制造工藝的不斷改進(jìn)，器件模擬和工藝模擬的精度與實(shí)際工藝流程的吻合性將越來(lái)越好，使產(chǎn)品的模擬結(jié)果更具有實(shí)用性、可靠性。