中心議題：

• 兩種典型的MOSFET驅動電路的工作原理
• 兩種驅動電路在使用過程中的優(yōu)缺點
• 在設計MOSFET驅動線路時應注意的問題

解決方案：

• 在開始設計之前全面了解所選MOSFET的參數
• 在線路設計階段必須進行熱設計
• 盡量縮短開關時間，將開關損耗降到最低

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1 MOSFET開關過程及MOSFET參數模型

1.1 MOSFET開通過程

MOSFET開通過程中的波形見圖1所示，其開通的過程可分為四個階段：


階段A、t0¬—t1：門極電壓Vgs由0V逐漸上升至Vth，在此期間內MOSFET關閉，Vds不變，Id=0A。
階段B、t1—t2：門極電壓Vgs由Vth上升至平臺電壓Vp，門極電壓為Cgs充電。在此期間內MOSFET開始導通并進入飽和狀態(tài)，Vds基本保持不變，Id由0上升至Id（max）。
階段C、t2—t3：門極電壓Vgs保持不變，門極電壓為Cgd充電。在此期間內MOSFET仍處于飽和狀態(tài)，Vds迅速下降，Id保持不變。
階段D、t3—t4：門極電壓Vgs由Vp繼續(xù)上升，在此期間內MOSFET退出飽和狀態(tài)進入完全導通狀態(tài)。
MOSFET關斷時波形與開通時相反，在此不再敘述。

1.2 MOSFET寄生參數

MOSFET寄生參數模型如圖2所示。由于MOSFET的結構、引線和封裝的影響，在MOSFET制作完成后，其各引腳間存在PN結寄生電容和寄生電感，引腳上存在引線電感。由于源極的引線較長，Ls一般要比Ld大。
因此，我們在實際的開關應用中應特別注意寄生電容和引線電感對開關波形的影響，特別是在負載為電感性負載時更應注意。MOSFET的輸入電容、反向傳輸電容和輸出電容分別表示如下：
Ciss=Cgs+Cgd
Crss=Cgd
Coss=Cgd+Cds
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2 兩種常見的MOSFET驅動電路

2.1由分立器件組成的驅動電路

由分立器件組成的驅動電路（（如圖3所示），驅動電路工作原理如下：
A．當HS為高電平時，Q7、Q4導通，Q6關閉，電容C4上的電壓（約14V）經過Q4、D3、R6加到Q5的柵極，使Q5導通。在導通期間，Q5的源極電壓（Phase）接近電源電壓Vdc，所以電容兩端的電壓隨著Phase電壓一起浮動，電容C4亦稱為自舉電容。Q5靠C4兩端的電壓來維持導通。
B. 當HS為低電平時，Q7、Q4關閉，Q6導通，為Q5的柵極提供放電回路，從而使Q5很快關閉。當Q5關閉后，由于下管的開通或負載的作用，使得Phase電壓下降接近0V，從而使C4經過+15V→D2→C4→GND回路充電，為下一次導通做好準備。
C. 當LS為低電平時，Q8、Q11導通，Q10關閉，驅動電路通過R11為下管Q9的柵極充電，使Q9導通。
D. 當LS為高電平時，Q8、Q11關閉，Q10導通，為Q9的柵極提供放電回路,使Q9關斷。
E. 當HS和LS同時為高電平時，上管開通下管關閉。當HS和LS同時為低電平時，上管關閉下管開通。在實際應用中，為了避免上下管同時開通，HS和LS的邏輯要靠MCU或邏輯電路來保證。

2.2 半橋驅動芯片組成的驅動電路

半橋驅動芯片組成的驅動電路如圖4所示，工作原理如下：
A．當HS和LS同時為高電平時，HO有驅動電壓輸出，使Q1開通。當HS和LS同時為低電平時，LO有驅動電壓輸出，使Q2開通。
B．電容C2與分立器件驅動電路里的C4作用相同，同樣為自舉電容。
C．電容C1為去藕電容，為抑制功率MOSFET開關時對驅動電路浮動電源部分的干擾，一般應加上此電容。
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2.3 兩種驅動線路的區(qū)別

A．兩種驅動電路在開通時能提供基本相同的驅動電流驅動MOSFET開通，但在MOSFET關斷時，分立器件驅動電路因為有三極管放電，所以能提供更大的放電電流關閉MOSFET，而半橋驅動電路由于要經過柵極電阻放電，所以放電電流相對較小，導致MOSFET關閉時間過長，開關損耗相應增加。解決的辦法可以是在驅動電阻上反并聯一只二極管并增加一個放電的PNP三極管。
B．分立器件驅動電路用的器件較多，可靠性相對沒有半橋芯片的驅動電路高。但前提條件是半橋驅動芯片的驅動電路要設計合理。

3 MOSFET驅動線路的要求及參數的調整

門極電壓不能超過Vgs的最大值。在設計驅動線路時，應考慮驅動電源電壓和線路的抗干擾性，確保MOSFET在帶感性負載且工作在開關狀態(tài)時柵極電壓不超過Vgs的最大值。
為了能夠減少MOSFET的開關損耗，驅動線路應能提供足夠大的驅動電流，使開通和關斷的時間盡可能短，同時，盡量減少門極電壓的高頻震蕩。如果要獲得同樣的RC時間常數，使用較小的驅動電阻和較大的電容可以獲得較好的驅動特性，但驅動線路的損耗同時也增加了。
圖5和圖6是實際應用中的測試波形，從圖中我們可以看出：①電容的增加使得開啟的時間變長，增加了開通損耗。②電容的增加，使得門極電壓的高頻震蕩減少。同時，由于米勒平臺的振蕩減小，MOSFET在米勒平臺期間的損耗也會相應減小。
延長MOSFET的開通時間可以減小開通時的涌入電流。由于電機負載為感性負載，所以在PWM關斷時存在續(xù)流現象（見圖7中的I2），為了減小續(xù)流側反向恢復電流（Irr）的大小，PWM側開關管的開通速度不宜過快。由于MOSFET處于飽和區(qū)時有公式：Id=K*(Vgs-Vth)2,（K為一常數，由MOSFET的特性決定）。所以在一定的溫度和Vds條件下，從MOSFET的門極驅動電壓Vgs可以判斷MOSFET中的電流大小。圖5中Vgs峰值為9.1V，圖6中Vgs峰值為6.4V，所以增加電容使得峰值電流減小。Id也可從MOSFET的轉移特性圖中獲得。

由于MOSFET的封裝電感和線路的雜散電感的存在，在MOSFET反向恢復電流Irr突然關斷時，MOSFET（Q3）上的電壓Vds會出現振鈴（如圖8中CH2所示）。此振鈴的出現會導致Vds超過MOSFET的擊穿電壓從而發(fā)生雪崩現象。如果線路中出現振鈴，我們可以通過以下方法來減小振鈴：

A．設計線路時應考慮線路板布線：①盡量縮短驅動線路與MOSFET之間的線跡長度；②使大電流回路的銅箔走線盡量短且寬，必要時可以在銅箔表面加錫；③合理的走線，使大電流環(huán)路的面積最小。
B．如果線路雜散電感已經確定，可以通過減小PWM側的MOSFET開通速度來減小在續(xù)流側的MOSFET上的Vds振鈴，從而能夠使MOSFET上的Vds不超過最大耐壓值。
C．如果以上兩種方法都不能很好地解決問題，我們可以通過在相線上加snubber的方法來抑制線路的振鈴。[3]


注意Cdv/dt產生的柵極感應電壓。如圖7所示：在控制MOSFET Q1的導通開關期間，因為Q1的米勒效應和導通延遲的緣故，滿輸入電壓并不會立刻出現在Q3的漏極上。施加在Q3上的漏極電壓會感應出一個通過其柵-漏極間米勒電容Cgd（見圖2）進行耦合的電流。該感應電流在Q3的內部柵極電阻Rg和外部柵極電阻的兩端產生一個壓降。該電壓將對Q3柵極上的柵-源極間電容Cgs進行充電。Q3上的感應柵極電壓的幅度是dv/dt、Cgd、Cgs和總柵極電阻的一個函數。

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感應柵極電壓如圖8中的CH1所示，其值已達到2.3V。另外，由于源極引線電感的存在，在Q3內的電流迅速減小時，會在Ls的兩端感應出一個極性為上負下正的電壓，如圖9所示，此時加在DIE上的電壓Vgs（die）要大于在外部引腳上測量的Vgs電壓，所以由于Ls的影響，使得MOSFET有提前導通的可能。如果下管由于感應電壓而導通，則會造成上下管穿通，如果MOSFET不能承受此穿通電流，MOSFET就會損壞。


防止產生Cdv/dt感應導通的方法：

A．選擇具有較高門限電壓的MOSFET。
B．選擇具有較小米勒電容Cgd和較小Cgd/Cgs的MOSFET。
C．使上橋（Q1）的開啟速度變慢，從而減小關斷時的dv/dt和di/dt，使感應電壓Cdv/dt和Lsdi/dt減小。
D．增加Q3的柵極電容Cgs，從而減小感應電壓。

保留Cdv/dt感應導通的好處
Cdv/dt感應導通有一個好處：它能夠減小續(xù)流側MOSFET上的電壓尖峰和Vds振鈴（V = L×dIrr/dt; L:環(huán)路寄生電感）， 同時也減小了系統的EMI干擾。因此，在設計MOSFET驅動線路時，我們應根據實際情況來權衡驅動參數的調整,即究竟是阻止Cdv/dt感應導通以求最大限度地提升電路效率和可靠性還是采用Cdv/dt感應導通來抑制過多的寄生振鈴。

4 結論

4.1 在開始設計之前，應該全面了解所選MOSFET的參數，判斷MOSFET是否能滿足產品要求，包括MOSFET的耐壓（Vgs和Vds）、最大電流等參數，確保當工作條件最惡劣時這些參數不要超過MOSFET的最大額定值。

4.2 在線路設計階段，必須進行熱設計，以確保MOSFET工作在安全工作區(qū)。應特別注意線路板的布線，盡量減小線路雜散電感。

4.3 在不影響可靠性的情況下盡量縮短開關時間，將開關損耗降到最低。有時為了進一步提高效率，降低溫升，還可采用同步整流。