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應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案

發(fā)布時(shí)間:2017-04-07 責(zé)任編輯:wenwei

【導(dǎo)讀】隨著行動(dòng)裝置影像顯示與畫(huà)質(zhì)日漸演進(jìn),行動(dòng)裝置亦引進(jìn)8K / 4K等高畫(huà)質(zhì)的顯示,并應(yīng)用于攝影、游戲和用戶接口,促使影像傳輸帶寬和速度要求大增。更有大尺寸面板也相繼提供高畫(huà)質(zhì)面板于電視裝置上,以4K畫(huà)質(zhì)而言,其面板的優(yōu)勢(shì)和價(jià)值在50吋及以上的電視中更容易體現(xiàn)。日本政府更計(jì)劃于2020年奧運(yùn)期間提供8K高畫(huà)質(zhì)的視訊轉(zhuǎn)播。在此規(guī)劃下,面板規(guī)格勢(shì)必也得向上提升。隨著邁向高畫(huà)質(zhì)紀(jì)元,時(shí)序控制芯片也需提升其所支持的分辨率,處理高畫(huà)質(zhì)畫(huà)面相關(guān)數(shù)據(jù),進(jìn)而將完美的畫(huà)面呈現(xiàn)于面板上。
 
當(dāng)對(duì)畫(huà)質(zhì) (Resolution) 的要求愈來(lái)愈高,相對(duì)需要處理的數(shù)據(jù)量也隨之提升,以4K畫(huà)質(zhì)為例,其分辨率是FHD (2K×1K) 的四倍。為了節(jié)省影像傳輸接口的帶寬耗損,因此時(shí)序控制芯片內(nèi)多半會(huì)內(nèi)建SRAM內(nèi)存,此一內(nèi)存用來(lái)暫存已經(jīng)傳送到時(shí)序控制芯片驅(qū)動(dòng)器,但尚未要透過(guò)時(shí)序控制芯片驅(qū)動(dòng)器進(jìn)行輸出的影像數(shù)據(jù)。由于面板的尺寸愈來(lái)愈高、分辨率愈來(lái)愈高、畫(huà)面更新率、色澤也都在提升,因此,時(shí)序控制芯片內(nèi)的SRAM內(nèi)存將不斷的加大容量,好因應(yīng)愈來(lái)愈大的影像數(shù)據(jù)傳輸量與處理量。
 
當(dāng)內(nèi)建SRAM容量愈來(lái)愈大時(shí),相對(duì)時(shí)序控制芯片制造的成本也隨之增加。更多的SRAM內(nèi)存容量就意味著更大的芯片面積。且隨著效能與耗電的要求更加嚴(yán)謹(jǐn),芯片的制程也就愈往高階制程邁進(jìn)。伴隨而來(lái)的問(wèn)題,就是芯片良率以及工作可靠度的影響。先進(jìn)制程與愈來(lái)愈大的內(nèi)存需求,成為時(shí)序控制芯片制造端的不穩(wěn)定因素。
 
為確保時(shí)序控制芯片上的內(nèi)存工作正常,內(nèi)建自我測(cè)試技術(shù) (BIST; Built-In Self -Test) 成為芯片實(shí)作中,不可或缺的一部分。自我測(cè)試電路 (Built-In Self-Test),可以提高測(cè)試的錯(cuò)誤涵蓋率,縮短設(shè)計(jì)周期,增加產(chǎn)品可靠度,并加快產(chǎn)品的上市速度。由于傳統(tǒng)的測(cè)試做法是針對(duì)單一嵌入式內(nèi)存開(kāi)發(fā)嵌入式測(cè)試電路,所以會(huì)導(dǎo)致時(shí)序控制芯片面積過(guò)大與測(cè)試時(shí)間過(guò)久的問(wèn)題,進(jìn)而增加時(shí)序控制芯片設(shè)計(jì)產(chǎn)生的測(cè)試費(fèi)用與銷售成本。另外,傳統(tǒng)內(nèi)存測(cè)試方法無(wú)法針對(duì)一些缺陷類型而彈性選擇內(nèi)存測(cè)試的算法,將導(dǎo)致內(nèi)存測(cè)試結(jié)果不準(zhǔn)確。有鑒于此,厚翼科技特別開(kāi)發(fā)「整合性內(nèi)存自我測(cè)試電路產(chǎn)生環(huán)境-Brains」,以解決傳統(tǒng)設(shè)計(jì)之不足。本文將針對(duì)時(shí)序控制芯片應(yīng)用,結(jié)合厚翼科技所開(kāi)發(fā)之「整合性內(nèi)存自我測(cè)試電路產(chǎn)生環(huán)境-Brains」,搭配實(shí)作案例跟讀者們分享。
 
實(shí)作案例
 
以下將以時(shí)序控制芯片應(yīng)用實(shí)作案例,介紹如何透過(guò)Brains自動(dòng)化產(chǎn)生相關(guān)內(nèi)存測(cè)試電路,以解決內(nèi)存所造成良率下降問(wèn)題。此案例所使用的制程為130nm,圖一是該案例簡(jiǎn)略架構(gòu)圖,此架構(gòu)明確地將芯片IO部分與主要功能部分切開(kāi)來(lái),并透過(guò)Pin Mux功能,來(lái)節(jié)省芯片頂層所需的控制腳位。在主要功能部分,共有四個(gè)Clock Domain,各別Clock Domain下,各自包含了不同種類的內(nèi)存于其中。針對(duì)這些內(nèi)存,我們透過(guò)Brains自動(dòng)化的產(chǎn)生相對(duì)應(yīng)之內(nèi)存測(cè)試電路。
 
應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案
圖一 T-CON案例簡(jiǎn)略架構(gòu)圖
 
此案例中,針對(duì)內(nèi)存測(cè)試的需求,包含了:全速測(cè)試模式 (At-Speed Testing),Bypass功能以及自動(dòng)分群 (Auto Grouping)。其中的Bypass功能,主要是用來(lái)提升DFT Test Coverage。當(dāng)透過(guò)Scan Chain做測(cè)試時(shí),由于無(wú)法觀測(cè)到內(nèi)存內(nèi)部數(shù)值,所以整體芯片Test Coverage會(huì)受影響。Brains所支持的Bypass功能,即是用來(lái)補(bǔ)足此點(diǎn)。該功能將內(nèi)存的輸入端及輸出端進(jìn)行異或處理,并可根據(jù)需求,選擇是否使用緩存器來(lái)儲(chǔ)存數(shù)值。藉此,可在Scan Chain測(cè)試模式下,提升整體芯片Test Coverage。
 
由于不同的設(shè)計(jì)項(xiàng)目及應(yīng)用,對(duì)于內(nèi)存測(cè)試的需求不盡相同。因此,Brains將不同的設(shè)計(jì)需求,以選項(xiàng)的方式呈現(xiàn)。使用者可根據(jù)不同的需求,選擇所需的功能。圖二為Brains功能選擇范例檔案 (Brains Feature List, BFL)。其中紅色框線的部分,即是用來(lái)選擇Bypass功能是否要支持。
 
應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案
圖二 Brains功能選擇范例檔案
 
此案例總共使用到148個(gè)內(nèi)存,其類型包含了Single-Port SRAM,Dual-Port SRAM以及Two-Port SRAM。透過(guò)Brains所支持的內(nèi)存自動(dòng)辨識(shí)功能,用戶只需將內(nèi)存模塊的Behavior Model (Verilog file) 指定到Brains中,則可輕易地將設(shè)計(jì)項(xiàng)目中所用到的內(nèi)存模塊辨識(shí)出來(lái)。再搭配Brains所支持的Clock Tracing功能,從內(nèi)存模塊的Clock訊號(hào),往上層追溯,直到該設(shè)計(jì)項(xiàng)目的Clock Root點(diǎn),即可自動(dòng)地將內(nèi)存模塊歸類到各自所屬的Clock Domain下。表一為自動(dòng)分群之后的分群架構(gòu),共有四個(gè)BIST Controller,各別針對(duì)其所屬之內(nèi)存模塊來(lái)進(jìn)行控制與測(cè)試。而詳細(xì)的分群架構(gòu),則會(huì)記錄在Brains所產(chǎn)出之BRAINS_memory_spec.meminfo檔案中,該檔案記錄各個(gè)BIST Controller中,關(guān)于Sequencer和Group的架構(gòu),如圖三所示。
 
應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案
表一 內(nèi)存自動(dòng)分群結(jié)果
 
應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案
圖三 BRAINS_memory_spec.meminfo范例檔案
 
由圖三可得知,單一Clock Domain下,會(huì)包含Controller, Sequencer等架構(gòu),而Sequencer下則會(huì)根據(jù)BFL中關(guān)于Group的定義來(lái)劃分Group的架構(gòu),相關(guān)設(shè)定如圖四所示。其中sequencer_limit選項(xiàng)用來(lái)設(shè)定單一Sequencer下,所支持最多Group數(shù)。而group_limit選項(xiàng)則是用來(lái)設(shè)定單一Group下,所支持最多內(nèi)存模塊數(shù)目。
 
應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案
圖四 BFL中Grouping相關(guān)設(shè)定
 
實(shí)作結(jié)果
 
當(dāng)Brains執(zhí)行完畢后,則會(huì)產(chǎn)生相對(duì)應(yīng)檔案。其中包含BIST 電路檔案 (Verilog file) 、相關(guān)合成模擬執(zhí)行檔案 (TCL file) 以及加入BIST電路后的完整設(shè)計(jì)檔案 (Final RTL Design; Verilog file)。圖五為加入BIST電路后,完整的設(shè)計(jì)項(xiàng)目架構(gòu)。
 
從圖五可得知,此實(shí)作案例最后會(huì)由一組JTAG接口,來(lái)控制整個(gè)BIST測(cè)試的流程。單一JTAG接口的控制方式,可節(jié)省芯片頂層的腳位數(shù)目,且標(biāo)準(zhǔn)JTAG接口,也方便與其它功能整合。
 
應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案
圖五 實(shí)作結(jié)果架構(gòu)圖
 
當(dāng)相關(guān)電路產(chǎn)生完畢后,需要透過(guò)仿真來(lái)驗(yàn)證功能性是否完好。Brains除了產(chǎn)生相對(duì)應(yīng)的仿真程序外,也會(huì)額外產(chǎn)生包含有Fault Bits的預(yù)先埋錯(cuò)內(nèi)存模塊 (Faulty Memory Model)。此預(yù)先埋錯(cuò)內(nèi)存模塊主要用來(lái)驗(yàn)證Brains所產(chǎn)生的BIST電路功能正確與否。表二為各個(gè)Clock Domain執(zhí)行模擬驗(yàn)證時(shí)所需花費(fèi)的時(shí)間。
 
除了仿真時(shí)間之外,所產(chǎn)生的BIST電路面積,通常也是芯片設(shè)計(jì)實(shí)作中,考慮的因素之一。表三為BIST電路合成完之面積結(jié)果,全部的BIST電路占約23K Gate Counts。以此案例之T-CON芯片所含148個(gè)內(nèi)存數(shù)目來(lái)比,BIST電路所占之芯片面積相當(dāng)渺小。
 
應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案
表二 模擬時(shí)間結(jié)果
 
應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案
表三 BIST電路面積結(jié)果
 
總結(jié)
 
因應(yīng)高畫(huà)質(zhì)世代來(lái)臨,時(shí)序控制芯片內(nèi)含之內(nèi)存數(shù)量勢(shì)必愈來(lái)愈多,此時(shí),內(nèi)存測(cè)試解決方案亦成為芯片設(shè)計(jì)中不可或缺的一環(huán)。藉由Brains自動(dòng)化產(chǎn)生相對(duì)應(yīng)的內(nèi)存測(cè)試電路,對(duì)用戶來(lái)講,不需太過(guò)繁復(fù)的設(shè)定過(guò)程,即可完成內(nèi)存測(cè)試解決方案的實(shí)作。以此案例為例,單純Brains運(yùn)行的時(shí)間,只需約九分鐘的時(shí)間 (如圖六所示) 就能完成內(nèi)存測(cè)試解決方案的實(shí)作。對(duì)于分秒必爭(zhēng)的ASIC實(shí)作時(shí)程來(lái)說(shuō),可節(jié)省相當(dāng)大的時(shí)間。除此之外,Brains彈性的設(shè)定選項(xiàng),以及基于自有專利所建構(gòu)的硬件電路,都是用戶在實(shí)作內(nèi)存測(cè)試解決方案的一大利器。
 
應(yīng)用于時(shí)序控制芯片之內(nèi)存測(cè)試解決方案
圖六 Brains實(shí)作時(shí)間信息
 
 
 
 
 
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