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高性能SERDES及其在CPRI接口的應(yīng)用分析

發(fā)布時(shí)間:2012-02-27 來(lái)源:TI

中心議題:
  • 高性能SERDES及其在CPRI接口的應(yīng)用分析
解決方案:
  • 采用高速串行通信技術(shù)
  • 采用單端的HSTL Class1電平接口
  • 把原基站內(nèi)的基帶單元和射頻單元通過(guò)標(biāo)準(zhǔn)化接口


1    引言

隨著數(shù)據(jù)寬帶網(wǎng)絡(luò)的迅猛發(fā)展,需要不斷提高系統(tǒng)設(shè)備的業(yè)務(wù)容量。目前的趨勢(shì)是采用高速串行通信技術(shù),即采用串行解串器SERDES,把低速的并行數(shù)據(jù)轉(zhuǎn)換為高速串行數(shù)據(jù)連接。SERDES串行接口可在背板或電纜/光纖等不同互聯(lián)介質(zhì)上傳輸高速信號(hào),在提高系統(tǒng)傳輸帶寬的同時(shí),有利于印刷電路板(PCB)布線,并降低系統(tǒng)功耗和噪聲。
 
TI(德州儀器)推出一系列高性能的通用SERDES,滿足高帶寬、高性能的應(yīng)用要求,廣泛應(yīng)用在WI系統(tǒng)、接入設(shè)備、傳送網(wǎng)絡(luò)、數(shù)據(jù)通信等通信產(chǎn)品,以及工業(yè)控制系統(tǒng)。本文以TLK3132為例,詳細(xì)介紹了SERDES工作原理和器件特點(diǎn),并以WI系統(tǒng)中的CPRI應(yīng)用需求為例,提供TLK3132的設(shè)計(jì)方法等。
 
2    TLK3132工作原理

TLK3132是TI推出的一款通用兩通道串行器/解串器(SERDES),采用90nm工藝,能滿足一些低功耗的應(yīng)用需求,內(nèi)部功能模塊如圖1所示。SERDES Core的發(fā)送部分用于實(shí)現(xiàn)8位、9位或10位寬字的并串轉(zhuǎn)換,然后通過(guò)一根電纜或印刷板(PCB)走線發(fā)送出去,而接收部分則將串行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換為8位、9位或10位寬的并行字。
 
1 TLK3132內(nèi)部功能框圖
 
下面詳細(xì)介紹了6個(gè)功能模塊及其應(yīng)用特點(diǎn):并行接口、串行接口、時(shí)鐘分布電路、8B/10B編解碼電路、PRBS測(cè)試以及相關(guān)寄存器訪問(wèn)控制接口MDIO。
 
2.1 并行接口

TLK3132器件每個(gè)通道并行收發(fā)側(cè)分別包含8位數(shù)據(jù)位和兩位靈活的控制位,支持各種通用的并行接口,如千兆以太網(wǎng)的介質(zhì)無(wú)關(guān)接口RGMII、GMII、RTBI、TBI,以及RNBI、NBI、REBI、EBI、TBID和NBID等多種工作模式。對(duì)于DDR模式而言,既支持位邊沿采樣(采樣時(shí)鐘邊沿與數(shù)據(jù)位翻轉(zhuǎn)邊沿同步),也可支持位中間采樣(采樣時(shí)鐘邊沿處于數(shù)據(jù)位的中間位置);對(duì)于SDR模式而言,既支持上升沿采樣并行口數(shù)據(jù),也支持下降沿采樣數(shù)據(jù)。由于使用同步時(shí)鐘,在布線時(shí)時(shí)鐘線和數(shù)據(jù)線必須等長(zhǎng)且時(shí)鐘線盡量不要分叉,此外通過(guò)配置不同的數(shù)據(jù)采樣邊沿,可以降低系統(tǒng)互連設(shè)計(jì)的風(fēng)險(xiǎn),提高系統(tǒng)設(shè)計(jì)的魯棒性。
 
并行接口采用單端的HSTL Class1電平接口,遵循EIA/JESD8-6標(biāo)準(zhǔn)電氣指標(biāo)規(guī)格,同時(shí)支持1.5V或1.8V的電源電壓。為了提高HSTL高速接口的SI性能,TLK3132并行接收側(cè)集成了可寄存器配置的匹配電阻,采用戴維南等效電路匹配方式,等效于加一個(gè)匹配電阻到VDDQ/2,同時(shí)也可關(guān)閉內(nèi)部的阻抗匹配電路,如圖2所示;并行發(fā)送側(cè)可通過(guò)寄存器配置4種不同的邊沿速率。
 
2 并行口等效框圖
 
2.2 串行接口

TLK3132支持的串行接口速率從600Mbps到3.75Gbps,不同通道可獨(dú)立地工作于全速率、半速率以及1/4速率模式。為了補(bǔ)償高速信號(hào)傳輸?shù)慕殡姄p耗和趨膚效應(yīng),TLK3132高速串行接口發(fā)送端具有強(qiáng)大的去加重能力,共支持15級(jí)調(diào)節(jié)能力(達(dá)到10.87dB補(bǔ)償),同時(shí)支持8級(jí)的輸出擺幅設(shè)置(從125mV到1375mV);接收端包含有自適應(yīng)均衡器,最大補(bǔ)償能力得到12dB以上,保證高速串行接口的SI性能。在3.072Gbps速率下可支持50inches的FR4傳輸或30m的電纜傳輸(特性阻抗50歐姆),解決了高速信號(hào)在背板側(cè)或前基板的設(shè)計(jì)難題。
圖3是TLK3132高速串行接口的AC耦合框圖,采用CML高速電平接口,發(fā)送側(cè)內(nèi)部集成了50歐姆的匹配電阻。接收端支持DC和AC耦合,若采用直流耦合時(shí),共模電壓由發(fā)送側(cè)決定,匹配電阻直接上拉到VDDT,若采用交流耦合,為得到最優(yōu)的共模偏置電壓,選擇芯片內(nèi)部0.8VDDT的偏置電壓。在實(shí)際電路設(shè)計(jì)中,推薦采用交流耦合方式,容易實(shí)現(xiàn)不同接口的電平轉(zhuǎn)換,并可去除共模噪聲,避免外界噪聲對(duì)接收端的影響。
 
圖3 串行接口AC耦合
 
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2.3      8B/10B編解碼及通道同步

在串行鏈路通信中,為了實(shí)現(xiàn)信號(hào)時(shí)鐘的恢復(fù),需要避免出現(xiàn)長(zhǎng)串0和長(zhǎng)串1,同時(shí)保持電路上正負(fù)電平平衡,能正確地交流耦合避免信號(hào)失真,需要傳輸信號(hào)中的0和1數(shù)量數(shù)目相等,因此業(yè)界廣泛應(yīng)用8B/10B編解碼方法:實(shí)現(xiàn)8B到10B的映射(圖4),即一個(gè)字節(jié)(8bits)用10bits來(lái)表示,從中挑選出連續(xù)0或者1個(gè)數(shù)不會(huì)超過(guò)3個(gè),0和1的個(gè)數(shù)差不大于2 (最多6個(gè)’0’或’1’)。
 
為了實(shí)現(xiàn)信號(hào)流中0和1的個(gè)數(shù)相等,在設(shè)計(jì)編碼時(shí),針對(duì)每個(gè)原碼設(shè)計(jì)了兩個(gè)編碼,如:十六進(jìn)制字節(jié)0x3B,對(duì)應(yīng)兩個(gè)編碼分別為110110 1001(1的個(gè)數(shù)多于0)和001001 1001(0的個(gè)數(shù)多于1),在發(fā)送過(guò)程中不斷統(tǒng)計(jì)當(dāng)前數(shù)據(jù)流中0和1的個(gè)數(shù)差,如果0的個(gè)數(shù)大于1的個(gè)數(shù),則發(fā)送0X3B字節(jié)時(shí)取前面一種編碼;反之,則取后面一種編碼,這樣就不斷平衡數(shù)據(jù)流中0和1的個(gè)數(shù),保持串行數(shù)據(jù)中0和1的數(shù)量相同。
 
圖 4  8B/10B映射
 
串行通信中,除了有效數(shù)據(jù)外,還需要一些控制字符傳送某些控制協(xié)議。因此,在8B/10編碼中,包含下面兩種信息:
 

1)D分組,用于傳遞有效業(yè)務(wù)數(shù)據(jù);

2)K分組,用于傳遞控制信息等,如K28.5控制字符10B編碼包含0011111010或1100000101(連續(xù)5個(gè)’1’或’0’,稱為Comma,千兆以太網(wǎng)使用的8B/10B編碼方案中Comma是唯一的),用于定位串行數(shù)據(jù)流中每10個(gè)bits組的邊界,避免數(shù)據(jù)流出現(xiàn)錯(cuò)誤時(shí)無(wú)法界定每10bit的邊界,導(dǎo)致鏈路中斷。

TLK3132內(nèi)部兼容了IEEE802.3-2005中關(guān)于1000BASE-X物理編碼子層(PCS)技術(shù)(注:不支持自協(xié)商功能),如CTC FIFO、8B/10B編解碼電路等模塊,同時(shí)這些模塊設(shè)計(jì)時(shí)非常靈活,通過(guò)MDIO口進(jìn)行寄存器設(shè)置可以使能或關(guān)閉。此外,TLK3132通過(guò)檢測(cè)Comma進(jìn)行通道同步判斷,內(nèi)部的狀態(tài)機(jī)也是參考1000BASE-X規(guī)定的鏈路同步和鏈路失步建立機(jī)制,因此TLK3132能被廣泛應(yīng)用在WI、數(shù)據(jù)網(wǎng)絡(luò)、以太網(wǎng)等不同領(lǐng)域。
 
2.4 時(shí)鐘電路

SERDES實(shí)現(xiàn)的一個(gè)關(guān)鍵技術(shù)是時(shí)鐘的產(chǎn)生和分布,圖5是TLK3132芯片內(nèi)部的時(shí)鐘架構(gòu)。時(shí)鐘配置非常靈活,支持單端或差分參考時(shí)鐘輸入,同時(shí)包括多個(gè)高頻鎖相環(huán)電路:
 
1)高速SERDES Core包含了一個(gè)高頻倍頻器(用于產(chǎn)生高速串行數(shù)據(jù))和一個(gè)基于相位內(nèi)插的CDR(在接收端用于從串行數(shù)據(jù)中恢復(fù)時(shí)鐘)。
 
2)由于串并模塊里的高頻倍頻器環(huán)路帶寬很大,最大可達(dá)30MHz左右。故TLK3132內(nèi)部集成了一顆基于LC振蕩器的抖動(dòng)濾除鎖相環(huán),環(huán)路帶寬通常設(shè)置在幾百KHz以內(nèi),可以對(duì)輸入?yún)⒖紩r(shí)鐘進(jìn)行濾除,降低參考時(shí)鐘對(duì)幾百KHz 以上抖動(dòng)性能的要求,圖6是TLK3132發(fā)送鏈路在抖動(dòng)濾除器打開和關(guān)閉下的環(huán)路傳遞函數(shù)。此外,抖動(dòng)濾除器也可對(duì)鏈路恢復(fù)的時(shí)鐘(只可接收CH0通道的恢復(fù)時(shí)鐘RXBCLK(0))進(jìn)行抖動(dòng)濾除,提高恢復(fù)時(shí)鐘的信號(hào)質(zhì)量。
 
3)PLL1、PLL2、PLL3和PLL4作為倍頻器,和前級(jí)抖動(dòng)濾除鎖相環(huán)電路配合,分別產(chǎn)生適合的時(shí)鐘頻率以滿足系統(tǒng)各個(gè)模塊的需求。
 
圖5 內(nèi)部時(shí)鐘架構(gòu)
 
圖6 TLK3132內(nèi)部鎖相環(huán)環(huán)路帶寬
 
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2.5 PRBS
測(cè)試

TLK3132支持PRBS碼的產(chǎn)生和驗(yàn)證,便于系統(tǒng)定位鏈路故障,提高設(shè)備的可維護(hù)性。TLK3132內(nèi)部有兩套PRBS測(cè)試方法,一個(gè)在SERDES Core內(nèi)部(通過(guò)寄存器0x9011/0x9012配置),該測(cè)試一般是只針對(duì)生產(chǎn)測(cè)試,且控制性能受限,在電路設(shè)計(jì)中一般不用該功能;另一個(gè)是SERDES Core外面(圖1所示),支持 PRBS測(cè)試多項(xiàng)式是,可以通過(guò)寄存器配置(0x10)或外部引腳PRBSEN邏輯控制打開或關(guān)閉。此外,PRBS驗(yàn)證時(shí)可通過(guò)GPO[1:0]管腳監(jiān)控PRBS測(cè)試誤碼情況,也可訪問(wèn)寄存器0x1D讀取誤碼數(shù)(當(dāng)讀取該寄存器后,將從新開始誤碼計(jì)數(shù))。
 
2.6 MDIO接口和寄存器訪問(wèn)

TLK3132內(nèi)部寄存器訪問(wèn)通過(guò)MDIO管理接口實(shí)現(xiàn)(遵循IEEE 802.3 Clause 22規(guī)格),包括管理數(shù)據(jù)時(shí)鐘(MDC)和管理數(shù)據(jù)輸入輸出(MDIO)。由于Clause 22直接尋址寄存器空間限制,TLK3132增加了一些擴(kuò)展寄存器,故支持兩種尋址方式:
 
1)     直接尋址:主要包括與物理層相關(guān)的鏈路配置,地址空間分布在0x00~0x1F,PA[0]的高低電平?jīng)Q定對(duì)TLK3132的CH0通道或CH1通道進(jìn)行操作;
 
2)     間接尋址:TLK3132的一些擴(kuò)展功能訪問(wèn),如內(nèi)部時(shí)鐘配置、I/O性能配置等。地址空間分布在0x9000~0x9900,不同通道的功能有獨(dú)立的寄存器進(jìn)行配置。通過(guò)間接地址訪問(wèn)寄存器,需要先把寄存器地址寫到0x1E地址,然后把相應(yīng)的控制字寫到0x1F地址或從0x1F地址讀取相應(yīng)的寄存器值。
 
3    TLK3132在CPRI接口的應(yīng)用

為了處理射頻模塊拉遠(yuǎn)技術(shù)中基帶單元和射頻單元的光纖鏈接,國(guó)際上成立兩個(gè)標(biāo)準(zhǔn)化組織:一個(gè)是CPRI (Common Public Radio Interface),在2003年由華為、愛(ài)立信、NEC、西門子和北電發(fā)起成立的組織,致力于基帶、射頻接口的標(biāo)準(zhǔn)化;另一個(gè)是OBSAI (Open Base Station Architecture Initiative),由諾基亞、LG電子、三星電子等成立的聯(lián)盟。二者都定義了使基帶和射頻分離的標(biāo)準(zhǔn)化接口,也就是將宏基站分為基帶單元BBU和遠(yuǎn)端射頻單元RRU兩部分,BBU和RRU之間傳送I/Q數(shù)據(jù)和控制管理數(shù)據(jù),其信號(hào)格式就是CPRI或者OBSAI所定義的標(biāo)準(zhǔn)接口。本文以CPRI接口為例,詳解TLK3132在射頻模塊拉遠(yuǎn)技術(shù)中的應(yīng)用。
 
3.1 CPRI接口

CPRI接口在傳輸用戶界面定義了物理層layer1和數(shù)據(jù)鏈路層layer2兩層協(xié)議。在物理層中,將上層接入點(diǎn)的數(shù)據(jù)進(jìn)行串并/并串轉(zhuǎn)換,以及物理層的編解碼(CPRI接口推薦采用8B/10B,遵循IEEE 802.3 2005 Clause36建議);在數(shù)據(jù)鏈路層,對(duì)上層接入點(diǎn)的I/Q數(shù)據(jù)、物理層協(xié)議數(shù)據(jù)、網(wǎng)絡(luò)協(xié)議數(shù)據(jù)(包括以太網(wǎng)數(shù)據(jù)、高層數(shù)據(jù)鏈路協(xié)議數(shù)據(jù))和廠家自定義的控制信息等進(jìn)行相應(yīng)的處理。
 
目前CPRI有三種建議的鏈路速率,分別是614.4Mbps、1228.8Mbps、2457.6Mbp。在發(fā)送側(cè),把I/Q數(shù)據(jù)、控制協(xié)議信息、同步信息等復(fù)用為CPRI幀結(jié)構(gòu)信息,經(jīng)過(guò)物理層的8B/10B編碼后,通過(guò)光纖長(zhǎng)距離傳播(幾公里到幾十公里);在接收側(cè),CPRI幀信號(hào)經(jīng)過(guò)串并轉(zhuǎn)換后經(jīng)過(guò)8B/10解碼成相應(yīng)的I/Q數(shù)據(jù)和控制協(xié)議信息,交由上層數(shù)據(jù)鏈路處理。
 
CPRI幀分成基本幀單元和超幀單元?;編瑔卧膸l是3.84MHz,包括16個(gè)字(表示為W=0…15,其中W0為控制字,后15個(gè)字為I/Q數(shù)據(jù)),根據(jù)不同的鏈路速率,字的長(zhǎng)度分別為8bits、16bits(如圖7所示)、32bits。超幀單元是由256個(gè)基本幀單元組成,其中,第1個(gè)基本幀單元里的控制字寫入K28.5標(biāo)志作為超幀的同步控制信息,其余的255個(gè)基本幀單元里的控制字包含控制和管理字(C&M)、廠商自定義控制字等,并預(yù)留一些控制字。
 
圖7 線速率1228.8Mbps的CPRI基本幀結(jié)構(gòu)
 
在高速數(shù)據(jù)鏈路通信中,抖動(dòng)指標(biāo)是非常關(guān)鍵的,CPRI接口相應(yīng)推薦了高速串行信號(hào)的眼圖和抖動(dòng)規(guī)格。在SERDES發(fā)送側(cè),CPRI要求的眼圖模板如圖8所示。
 
圖8 CPRI接口發(fā)送輸出眼圖模板(E.x.LV)
 
表1 E.6.LV, E.12.LV and E.24.LV發(fā)送器AC定時(shí)規(guī)格(參考資料CPRI Specification V2.0)
特性
符號(hào)
范圍
單位
注釋
Min
Max
輸出電壓
Vo
-0.40
2.30
Volts
 
差分輸出電壓
VDIFFPP
800
1600
mV,p-p
 
確定性抖動(dòng)
JD
 
0.17
UI
 
總抖動(dòng)
JT
 
0.35
UI
 
單位間隔 E.6.LV
UI
1/614.4
1/614.4
ms
+/- 100 ppm
單位間隔 E.12.LV
UI
1/1228.8
1/1228.8
ms
+/- 100 ppm
單位間隔 E.24.LV
UI
1/2457.6
1/2457.6
ms
+/- 100 ppm
 
在CPRI接口的實(shí)現(xiàn)中,TLK3132完成高性能的串/并、并/串轉(zhuǎn)換,以及CPRI幀的同步和8B/10B編解碼,即CPRI接口物理層的相關(guān)功能實(shí)現(xiàn)。
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3.2 應(yīng)用例子

根據(jù)前面關(guān)于TLK3132的器件特點(diǎn)分析和CPRI接口介紹,TLK3132可以很好地滿足CPRI接口的應(yīng)用要求,圖8是TLK3132在CPRI鏈路中的一個(gè)典型功能框圖:TLK3132接收來(lái)自光電轉(zhuǎn)換后的高速串行電信號(hào),經(jīng)串并轉(zhuǎn)換后,提取相應(yīng)控制字符和有效字符并進(jìn)行8B/10B解碼,送給ASIC或FPGA進(jìn)行CPRI解幀處理;同時(shí),也接收來(lái)自ASIC/FPGA的CPRI幀信號(hào),進(jìn)行相應(yīng)的8B/10B編碼后送給SERDES Core完成并串轉(zhuǎn)換。
 
在該電路中,TLK3132恢復(fù)時(shí)鐘送給PLL作為參考時(shí)鐘,同時(shí)其參考時(shí)鐘又來(lái)自PLL的輸出時(shí)鐘。為保證內(nèi)部CDR可靠工作,TLK3132要求參考時(shí)鐘跟輸入高速串行數(shù)據(jù)的頻偏控制在+/-200PPM以內(nèi),因此外圍PLL在失鎖情況下,必須保證本地振蕩器的自由振蕩頻率要足夠穩(wěn)定,通常建議采用基于壓控晶振的時(shí)鐘方案。
 
圖8 TLK3132在CPRI接口的典型應(yīng)用
 
下面例子說(shuō)明如何通過(guò)MDIO設(shè)置TLK3132相關(guān)寄存器的軟件配置。假設(shè):CH0和CH1通道串行速率分別為1228.8Mbps和2457.6Mbps、并行接口采用SDR接口并工作在NBI模式、使能內(nèi)部8B/10B編解碼器、差分參考輸入122.888MHz時(shí)鐘,內(nèi)部抖動(dòng)濾除鎖相環(huán)關(guān)閉,則在TI的TLK3132評(píng)估板上參考軟件配置如下。
 
START
CLAUSE 22 //選擇CLAUSE 22模式
SETPHYADD(00) //選擇物理地址0
WRITE(00, 8000) //軟件復(fù)位芯片,即對(duì)所有寄存器進(jìn)行復(fù)位
READ(11, 3590, FFFF) // 驗(yàn)證MDIO 功能是否正常
WRITE(1E, 9100) //把0x3FF0寫入0x9100寄存器,差分參考輸入作為SERDES Core的參考時(shí)鐘
WRITE(1F, 3FF0)
WRITE(1E, 9000) //高頻倍頻器的倍頻系數(shù)設(shè)為10
WRITE(1F, 1515)
WRITE(1E, 9001) //設(shè)置CH0為1/2速—1228.8Mbps、CH1為全速—2457.6Mbps
WRITE(1F, 6060)
WRITE(10, 8400) //并行接收時(shí)鐘選擇各自通道的恢復(fù)時(shí)鐘
WRITE(11, B197) //并口為SDR且工作在NBI模式、上升沿打數(shù)據(jù)、8B/10B使能
WRITE(1E, 9002) //設(shè)置CH0通道接收為交流耦合、自適應(yīng)均衡
WRITE(1F, 1005)
WRITE(1E, 9004) //設(shè)置CH1通道接收為交流耦合、自適應(yīng)均衡
WRITE(1F, 1005)
WRITE(1E, 900A) //設(shè)置CH0通道串行發(fā)送端的擺幅為1000mV,去加重為9.52% (0.87dB)
WRITE(1F, 0B21)
WRITE(1E, 900C) //設(shè)置CH1通道串行發(fā)送端的擺幅為1000mV,去加重為9.52% (0.87dB)
WRITE(1F, 0B21)
WRITE(10, 8C00) //數(shù)據(jù)通道復(fù)位
PAUSE(100) //等待芯片配置生效
WRITE(1E, 901B) //檢查SERDES Core內(nèi)部鎖相環(huán)是否鎖定
READ(1F, 0011, 0011)
STOP
 
3.3 實(shí)驗(yàn)測(cè)試

由于串行口速率高達(dá)1228.8Mbps和2457.6Mbps,對(duì)PCB的layout提出較大的挑戰(zhàn)。同時(shí)TLK3132具有非常優(yōu)秀的損耗補(bǔ)償能力,可以調(diào)整最佳的去加重補(bǔ)償?shù)燃?jí),以得到最佳的信號(hào)完整性性能。
 
在3.2節(jié)的例子中,反復(fù)發(fā)送K28.5字節(jié)數(shù)據(jù),實(shí)際測(cè)試到的TLK3132發(fā)送端眼圖如圖9和圖10(分別對(duì)應(yīng)的串行速率為1228.8Mbps和2457.6Mbps),抖動(dòng)主要來(lái)源于隨機(jī)噪聲,眼寬均在0.9UI以上,具有非常優(yōu)越的抖動(dòng)性能(通過(guò)適當(dāng)調(diào)整去加重能力補(bǔ)償傳輸線FR4的損耗,以提高SI性能)。
 
圖9 1228.8Mbps發(fā)送側(cè)眼圖(經(jīng)5inches FR4走線,調(diào)整了最優(yōu)的去加重補(bǔ)償)
 
圖10 2457.6Mbps發(fā)送側(cè)眼圖(經(jīng)5inches FR4走線,調(diào)整了最優(yōu)去加重補(bǔ)償)
4    總結(jié)

TLK3132是一款低功耗、低抖動(dòng)、低成本、高性能的多速率收發(fā)器,靈活的內(nèi)部模塊配置功能使其廣泛地應(yīng)用于高速串行通信。
 
為了降低無(wú)線網(wǎng)絡(luò)的組網(wǎng)成本和提高覆蓋范圍,射頻拉遠(yuǎn)技術(shù)廣泛應(yīng)用在3G網(wǎng)絡(luò)建設(shè),可把原基站內(nèi)的基帶單元和射頻單元通過(guò)標(biāo)準(zhǔn)化接口(如CPRI等)進(jìn)行分離,達(dá)到一處機(jī)房多處天線配置的網(wǎng)絡(luò)布局,以減少運(yùn)營(yíng)商對(duì)固定機(jī)房的投資。作為CPRI接口實(shí)現(xiàn)的一個(gè)關(guān)鍵技術(shù)—高速串并/并串收發(fā)器,TLK3132提供非常優(yōu)越的SI性能、標(biāo)準(zhǔn)的8B/10B和通道同步處理、靈活的片內(nèi)時(shí)鐘產(chǎn)生和分布等,完全能滿足高可靠、多速率的CPRI接口標(biāo)準(zhǔn)要求。
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