(注:圖1和圖2采用了Hspice仿真,模擬多種電容并聯(lián)的效果,由于等效電路網(wǎng)表的寫法,縱坐標(biāo)單位顯示是電壓V,但是取值等效于阻抗。大家如果對這個(gè)Hspice網(wǎng)表有興趣,可以在PCBtime論壇上進(jìn)行討論交流)
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電容的容值選擇及Fanout設(shè)計(jì)(下)-PCB設(shè)計(jì)的十大誤區(qū)
發(fā)布時(shí)間:2015-04-02 來源:吳均 一博科技 責(zé)任編輯:sherry
【導(dǎo)讀】前面小編介紹了電容的參數(shù)ESR和ESL,以及電容并聯(lián)與串聯(lián),本節(jié)將面對PDN目標(biāo)阻抗的設(shè)計(jì)要求,我們?nèi)绾芜x擇電容?其實(shí)目標(biāo)阻抗計(jì)算也是有很多爭議性問題的,比如轉(zhuǎn)折頻率如何確定,電流隨頻率的變化如何界定與評估。
上一篇文章提出的問題是:2.5V電源,最大工作電流為5安培,手冊上要求設(shè)計(jì)電源噪聲小于5%,那么我們設(shè)計(jì)的目標(biāo)阻抗是多大?很多朋友都回答正確,答案是50毫歐,大家一起加3分。其實(shí)目標(biāo)阻抗計(jì)算也是有很多爭議性問題的,比如轉(zhuǎn)折頻率如何確定,電流隨頻率的變化如何界定與評估。這些問題討論起來篇幅很長,也歡迎大家移步到PCBTime的相關(guān)帖子進(jìn)行交流。
圖1是采用100uf,10uf和0.1uf電容組成的阻抗曲線。黑色曲線沒有考慮安裝電感,紫色曲線簡單評估了一下安裝電感。這是我們大部分項(xiàng)目采用的電容組合,能看到基本可以滿足100M以內(nèi)50毫歐的目標(biāo)阻抗設(shè)計(jì)要求。這也驗(yàn)證了我們現(xiàn)在使用這樣的電容組合是符合電源設(shè)計(jì)要求的。唯一的缺點(diǎn)就是在部分頻段,電容的數(shù)量有點(diǎn)過設(shè)計(jì)。
圖1
但是隨著電壓降低,電流增大,最直接的后果就是目標(biāo)阻抗減小。部分的低壓Core電源,設(shè)計(jì)目標(biāo)阻抗在10毫歐以下,甚至只有幾毫歐。這時(shí)候可以有兩種方法達(dá)到這個(gè)目標(biāo)。
1、繼續(xù)增加各頻段電容的數(shù)量,通過電容并聯(lián)的效果,拉低諧振頻率點(diǎn)的PDN阻抗,從而拉動(dòng)整個(gè)阻抗曲線降低。這個(gè)做法往往事倍功半,大量的同種類電容(如0.1uf電容)起的效果并不好,對反諧振的抑制作用很小。
2、增加電容種類,可以用最合適的電容組合來實(shí)現(xiàn)PDN的設(shè)計(jì)要求。如圖2所示,沒有增加電容的總數(shù)量,只是優(yōu)化了電容容值選擇,就基本實(shí)現(xiàn)了50M以內(nèi)8毫歐的阻抗設(shè)計(jì),100M以內(nèi)的阻抗設(shè)計(jì)也比圖1要小很多。
圖2
(注:圖1和圖2采用了Hspice仿真,模擬多種電容并聯(lián)的效果,由于等效電路網(wǎng)表的寫法,縱坐標(biāo)單位顯示是電壓V,但是取值等效于阻抗。大家如果對這個(gè)Hspice網(wǎng)表有興趣,可以在PCBtime論壇上進(jìn)行討論交流)
(注:其他軟件,如Designer和ADS也可以實(shí)現(xiàn)多種電容并聯(lián)效果的仿真,電路的處理會(huì)有不同的技巧,也可以在PCBtime論壇上進(jìn)行討論交流)
從以上的討論可以看出,電容取值的技巧,可以很大程度上改變PDN的阻抗曲線,從而影響到電源噪聲。如何進(jìn)行電容取值,會(huì)有很多的經(jīng)驗(yàn)與技巧,需要在實(shí)踐中進(jìn)行摸索。當(dāng)然,現(xiàn)在也有很有很多智能式的軟件可以幫助我們進(jìn)行評估,如Sigrity的Optimize PI工具,功能就非常強(qiáng)大。
當(dāng)然,電容取值是不是滿足自阻抗的Target要求就夠了,還是需要考慮更復(fù)雜的如EMC設(shè)計(jì)需求,業(yè)內(nèi)也還有一些不同的看法。
不管是同事,還是自媒體網(wǎng)友,大家都希望高速先生給出一些簡單實(shí)用的設(shè)計(jì)規(guī)則。在現(xiàn)實(shí)的世界里,設(shè)計(jì)的復(fù)雜性越來越高,簡單的規(guī)則很難保證準(zhǔn)確性。很可能我們的文章在介紹誤區(qū),然后我們又繼續(xù)給出一些還是“誤區(qū)”的規(guī)則。
電容選擇總結(jié),先做一些限定,方便后面描述:
Ø 常規(guī)電源設(shè)計(jì):在本文定義為目標(biāo)阻抗要求在20毫歐以上的電源設(shè)計(jì),普遍來說,要么就是電壓不是很低,或者電流不是非常大。
Ø 低電壓大電流的設(shè)計(jì):在本文定義為目標(biāo)阻抗要求在10毫歐以下的電源設(shè)計(jì)。
1、常規(guī)的電源設(shè)計(jì),現(xiàn)在普遍采用的電容選擇方案是可行的,可以滿足電源的噪聲需求。但是電容數(shù)量過多,導(dǎo)致浪費(fèi),同時(shí)浪費(fèi)了板上的有效布局布線空間。
2、常規(guī)的電源設(shè)計(jì),可以通過PDN的仿真評估,或者一些芯片公司提供的電容設(shè)計(jì)Excel表格工具來進(jìn)行評估,大幅減少電容的使用。
3、低電壓大電流的設(shè)計(jì),推薦進(jìn)行直流電壓跌落仿真和PDN仿真,可以有效改善電源設(shè)計(jì)質(zhì)量。
4、低電壓大電流的設(shè)計(jì),如果不做仿真,電容取值可以遵循10倍容量范圍選擇三種電容的方案,增多電容的種類,降低反諧振。
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