【導(dǎo)讀】科技已成為我們生活中不可或缺的一部分且正在不斷改變我們的世界。正因如此，系統(tǒng)設(shè)計(jì)變得更加復(fù)雜，為了確保性能、功能和可靠性，設(shè)計(jì)的仿真參數(shù)不斷增加。優(yōu)化擁有眾多仿真參數(shù)的設(shè)計(jì)是一項(xiàng)極具挑戰(zhàn)性的工作，設(shè)計(jì)人員對(duì)此深有體會(huì)，因?yàn)檫@項(xiàng)任務(wù)需要耗費(fèi)大量的計(jì)算資源、時(shí)間和成本。最終，這種方法將難以為繼。
科技已成為我們生活中不可或缺的一部分且正在不斷改變我們的世界。正因如此，系統(tǒng)設(shè)計(jì)變得更加復(fù)雜，為了確保性能、功能和可靠性，設(shè)計(jì)的仿真參數(shù)不斷增加。優(yōu)化擁有眾多仿真參數(shù)的設(shè)計(jì)是一項(xiàng)極具挑戰(zhàn)性的工作，設(shè)計(jì)人員對(duì)此深有體會(huì)，因?yàn)檫@項(xiàng)任務(wù)需要耗費(fèi)大量的計(jì)算資源、時(shí)間和成本。最終，這種方法將難以為繼。
試想一下，假設(shè)一項(xiàng)設(shè)計(jì)仿真有 10 個(gè)可控制的參數(shù)，而每個(gè)參數(shù)有 10 個(gè)可能的值。為了優(yōu)化設(shè)計(jì)，我們必須查看所有可能的組合，也就是需要執(zhí)行 100 億次仿真！如果采用傳統(tǒng)的人力密集型流程（設(shè)計(jì)、測(cè)試和改進(jìn)），這需要數(shù)十年才能完成。確保設(shè)計(jì)一次成功至關(guān)重要，而精確的電磁 (EM) 仿真是這一過程中的關(guān)鍵步驟，但這需要耗費(fèi)大量時(shí)間。
用傳統(tǒng)的優(yōu)化工作流程代替手動(dòng)操作，能否實(shí)現(xiàn)真正的最優(yōu)設(shè)計(jì)？
事實(shí)證明，針對(duì)任何規(guī)?；驈?fù)雜程度的系統(tǒng)最優(yōu)設(shè)計(jì)，我們可以利用 Cadence Joint Data and Analytics (JedAI) Platform 中使用的強(qiáng)化學(xué)習(xí)，非常快速地建立一個(gè)機(jī)器學(xué)習(xí) (ML) 模型。Cadence Optimality Intelligent System Explorer 是一款生成式 AI 驅(qū)動(dòng)的多物理場(chǎng)優(yōu)化軟件，它采用人工智能 (AI) 驅(qū)動(dòng)的先進(jìn)多學(xué)科分析和優(yōu)化 (MDAO) 技術(shù)。
Optimality Intelligent Explorer 與 Clarity 3D Solver 和 Sigrity X 完全集成，Sigrity X 是 Cadence 的高速信號(hào)與電源完整性 (SI/PI) 平臺(tái)。設(shè)計(jì)人員可以將系統(tǒng)級(jí) SI 和 PI 仿真與分析負(fù)載轉(zhuǎn)移到 Optimality Explorer 上運(yùn)行，從而更快地實(shí)現(xiàn)設(shè)計(jì)優(yōu)化，避免重新設(shè)計(jì)，整體上加快產(chǎn)品上市速度。
本文將通過一個(gè)簡(jiǎn)單的測(cè)試案例，展示如何使用 Cadence Clarity 3D Solver 和 Optimality Explorer 省時(shí)省力地優(yōu)化差分對(duì)過孔過渡。
本例使用一塊 6 層基板的 PCB 板，GND 平面位于頂層、底層和第 3 層，差分對(duì)位于第 2 層和第 5 層，VDD 平面位于第 4 層電鍍通孔 (PTH)，GND PTH 過孔緊挨著信號(hào)過孔。
本例中，設(shè)計(jì)和分析目標(biāo)是實(shí)現(xiàn)目標(biāo)差分阻抗，并優(yōu)化特定頻率下的低插入損耗 (S21) 和回波損耗 (S11)。我們使用 Optimality Explorer 對(duì) layout 進(jìn)行參數(shù)化處理，以便了解如何修改才能改善設(shè)計(jì)性能；在與手動(dòng)流程進(jìn)行比較時(shí)，我們發(fā)現(xiàn) Optimality Explorer 實(shí)現(xiàn)了設(shè)計(jì)流程的自動(dòng)化，并能更早地完成設(shè)計(jì)收斂。
如下圖所示，手動(dòng)流程包括一個(gè)重復(fù)循環(huán)的流程：創(chuàng)建初始 layout、定義端口、運(yùn)行仿真、記錄每種情況的結(jié)果，以及探索需要修改的內(nèi)容。這不僅極為耗時(shí)，而且需要大量的手動(dòng)操作。
Optimality Explorer 與 Clarity 3D Solver 相互配合，利用 AI 深度學(xué)習(xí)，能夠比蠻力計(jì)算更有效地找到解決方案。同時(shí)，Optimality Explorer 實(shí)現(xiàn)了流程自動(dòng)化，無需人工干預(yù)；該流程包括定義要優(yōu)化的參數(shù)和設(shè)定優(yōu)化目標(biāo)，然后自動(dòng)創(chuàng)建 layout 并運(yùn)行仿真，以實(shí)現(xiàn)優(yōu)化目標(biāo)。Optimality Explorer 支持多物理場(chǎng)仿真，減少了所需的仿真數(shù)據(jù)或仿真時(shí)間，能夠以更少的仿真次數(shù)實(shí)現(xiàn)設(shè)計(jì)收斂。
Optimality Explorer 方法的速度更快，無需人工干預(yù)即可通宵運(yùn)行，為探索不同設(shè)計(jì)方案提供了一種更高效的方法。它適用于所有設(shè)計(jì)階段，如間距、返回路徑過孔位置、平面開槽、鉆孔尺寸和隔離焊盤等，用戶可根據(jù)制造工藝的可行性探索這些參數(shù)的值。
工作原理/步驟：如何設(shè)置 Optimality Explorer 運(yùn)行？
Optimality Explorer 是一款功能強(qiáng)大的工具，可實(shí)現(xiàn)設(shè)計(jì)流程自動(dòng)化——它可以定義優(yōu)化參數(shù)和變量，在設(shè)定的邊界條件內(nèi)智能地選擇隨機(jī)值。它還可以為優(yōu)化定義目標(biāo)函數(shù)目標(biāo)和函數(shù)類型。仿真完成后，用戶可以觀察圖表和收斂圖，以獲得最佳結(jié)果。如果對(duì)結(jié)果不滿意，可以重新開始仿真，繼續(xù)優(yōu)化，直到達(dá)到預(yù)期結(jié)果。
利用 Optimality Explorer 可以更快地找到更好的解決方案。此外，模板功能可將設(shè)計(jì)變量自動(dòng)添加到參數(shù)列表中，輕松優(yōu)化布線并保持所有設(shè)計(jì)層的一致性。即使在低頻范圍內(nèi)，使用這種方法也能更高效地找到更好的解決方案。在返回路徑周圍放置過孔（信號(hào)周圍的過孔）可能非常復(fù)雜，尤其是在有微孔和埋孔的情況下。信號(hào)從核心層到底層的過渡可能十分復(fù)雜。
利用 Optimality Explorer 提供的功能，用戶可以快速分類和加載參數(shù)，比較最佳和最差的情況，并查看它們之間的顯著差異。在 Optimality Explorer 的助力下，早期采用者已經(jīng)成功優(yōu)化了過孔結(jié)構(gòu)，改善了設(shè)計(jì)性能。
我們是 Cadence Optimality Intelligent System Explorer 的早期采用者，在具有多個(gè)通孔結(jié)構(gòu)和傳輸線的剛?cè)峤Y(jié)合 PCB板上，該工具性能卓越。
Optimality Explorer 的 AI 驅(qū)動(dòng)優(yōu)化讓我們發(fā)現(xiàn)了新穎的設(shè)計(jì)和方法，而這些是我們利用其它工具無法實(shí)現(xiàn)的。Optimality Explorer 為原本就性能強(qiáng)大的 Clarity 3D Solver 增加了智能，幫助我們加速達(dá)成性能目標(biāo)?！狵yle Chen，微軟首席硬件工程師
結(jié)論
業(yè)界需要轉(zhuǎn)變模式，摒棄過去重復(fù)“設(shè)計(jì)、測(cè)試和改進(jìn)”這一循環(huán)的傳統(tǒng)流程，轉(zhuǎn)而采用生成式 AI 驅(qū)動(dòng)的技術(shù)，在滿足時(shí)間限制的同時(shí)獲得優(yōu)化設(shè)計(jì)。
許多 SoC 設(shè)計(jì)師和 Optimality Intelligent System Explorer 的早期用戶現(xiàn)在都認(rèn)為，傳統(tǒng)的人力密集型優(yōu)化流程已經(jīng)退出歷史舞臺(tái)。Optimality Explorer 能夠幫助設(shè)計(jì)團(tuán)隊(duì)優(yōu)化設(shè)計(jì)，在設(shè)計(jì)流程的早期更快地發(fā)現(xiàn)和緩解熱問題，大大縮短了實(shí)現(xiàn)真正的優(yōu)化設(shè)計(jì)迭代所需的時(shí)間。
它使設(shè)計(jì)工程師能夠探索 3D 電磁 (EM) 和高速信號(hào)及電源完整性的結(jié)果，鎖定最佳設(shè)計(jì)。它可幫助設(shè)計(jì)團(tuán)隊(duì)在不影響準(zhǔn)確度的情況下，加快電子系統(tǒng)的分析和優(yōu)化，輕松分析和優(yōu)化 3D 電磁 (EM) 以及高速信號(hào)和電源完整性結(jié)果。
文章來源：Cadence楷登PCB及封裝資源中心
免責(zé)聲明：本文為轉(zhuǎn)載文章，轉(zhuǎn)載此文目的在于傳遞更多信息，版權(quán)歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權(quán)問題，請(qǐng)聯(lián)系小編進(jìn)行處理。
推薦閱讀：
意法半導(dǎo)體40V工業(yè)級(jí)和汽車級(jí)線性穩(wěn)壓器兼?zhèn)淠苄c設(shè)計(jì)靈活性
