【導(dǎo)讀】我們還將了解 ADC 中 SFDR 和SNR（信噪比）之間的一般權(quán)衡，并為以后有關(guān)應(yīng)用抖動(dòng)技術(shù)改善 ADC SFDR 的有趣討論奠定基礎(chǔ)。抖動(dòng)是一種有意向 ADC 輸入添加適當(dāng)噪聲分量以改善 AD 轉(zhuǎn)換系統(tǒng)某些性能方面的技術(shù)。認(rèn)為添加噪聲可以改善 SFDR 這聽起來很神奇。
我們還將了解 ADC 中 SFDR 和SNR（信噪比）之間的一般權(quán)衡，并為以后有關(guān)應(yīng)用抖動(dòng)技術(shù)改善 ADC SFDR 的有趣討論奠定基礎(chǔ)。抖動(dòng)是一種有意向 ADC 輸入添加適當(dāng)噪聲分量以改善 AD 轉(zhuǎn)換系統(tǒng)某些性能方面的技術(shù)。認(rèn)為添加噪聲可以改善 SFDR 這聽起來很神奇。
然而，在深入探討之前，讓我們快速回顧一下什么是 SFDR 及其重要性。
什么是無雜散動(dòng)態(tài)范圍 (SFDR)？為什么 SFDR 很重要？
有幾種不同的規(guī)范可用于表征電路線性度。一種常用的規(guī)范是 SFDR 指標(biāo)。該指標(biāo)定義為所需信號(hào)幅度與感興趣帶寬內(nèi)雜散的比率（圖 1）。
圖 1. 顯示 SFDR 指標(biāo)的圖表。
對(duì)于 ADC，SFDR 展示了 ADC 如何在存在大信號(hào)的情況下同時(shí)處理小信號(hào)。例如，考慮一個(gè)接收器應(yīng)用程序。假設(shè) ADC 輸入包含一個(gè) +1 dBm 阻塞信號(hào)和一個(gè) -75 dBm 所需信號(hào)。在這種情況下，由于ADC 非線性，大阻斷器會(huì)在 ADC 輸出端產(chǎn)生不需要的雜散。這些不需要的雜散在圖 2 中以紫色組件顯示。
圖 2. 以紫色顯示不需要的雜散的圖表。
如果雜散距離所需信號(hào)足夠近并且足夠大，它可能會(huì)將 SNR 降低到不可接受的水平。當(dāng)今通信系統(tǒng)的嚴(yán)格要求可能需要 95 dB 范圍內(nèi)的高 SFDR 值。然而，普通的 ADC 無法提供這種級(jí)別的線性度。下面的表 1 比較了 Analog Devices 的四種高性能 ADC 的一些關(guān)鍵參數(shù)，應(yīng)該可以幫助您了解高性能 ADC 中的 SFDR 范圍。
表 1. 四種高性能 ADC 的關(guān)鍵參數(shù)。數(shù)據(jù)由Analog Devices提供
此外，該表強(qiáng)調(diào)了 SNR 和 SFDR 指標(biāo)之間的權(quán)衡。對(duì)于此表中的前三個(gè) ADC，它們使用相同的 IC 技術(shù)并具有相同的功耗，SFDR 和 SNR 之間存在反比關(guān)系。我們稍后會(huì)在本文中探討這種權(quán)衡的起源。在此之前，讓我們回答一個(gè)重要問題：在高速 ADC 中增加 SFDR 的主要限制是什么？
ADC 中的靜態(tài)和動(dòng)態(tài)線性度
ADC 是基于許多不同電路架構(gòu)設(shè)計(jì)的復(fù)雜系統(tǒng)，例如閃存、SAR、delta-sigma (ΔΣ)和流水線結(jié)構(gòu)。根據(jù)架構(gòu)和特定的電路實(shí)現(xiàn)，不同的電路組件可能是非線性的主要。盡管有許多設(shè)計(jì)，但我們?nèi)匀豢梢哉J(rèn)識(shí)到在高速 ADC 中增加 SFDR 的兩個(gè)主要限制，即 S/H 電路和 ADC 的編碼器部分。為了更好地理解這一點(diǎn)，請(qǐng)考慮圖 3 中描繪的 SAR ADC 的框圖。
圖 3. SAR ADC 的框圖。
SAR 數(shù)字化算法的步是采樣階段，在此期間 S/H 獲取輸入值。該樣本將在整個(gè)轉(zhuǎn)換階段保留。在轉(zhuǎn)換階段，將采集的樣本連續(xù)與適當(dāng)?shù)拈撝邓竭M(jìn)行比較，以找到輸入的數(shù)字等效值。要確定輸出的每一位，需要一個(gè)時(shí)鐘周期。假設(shè)采樣階段也需要一個(gè)時(shí)鐘周期，對(duì)于一個(gè) N 位 SAR ADC，我們需要 N + 1 個(gè)時(shí)鐘周期。圖 4 顯示了 3 位 SAR ADC 的 S/H 輸出和閾值波形。
圖 4. 3 位 SAR ADC 的 S/H 輸出和閾值波形。
這里的要點(diǎn)是，對(duì)于給定的轉(zhuǎn)換階段，無論輸入頻率是多少，S/H 之后的電路元件都理想地處理直流信號(hào)。因此，SAR ADC 的比較器或內(nèi)部DAC（數(shù)模轉(zhuǎn)換器）內(nèi)的任何非線性 都不會(huì)隨輸入頻率而改變。我們可以說 ADC 編碼器部分的非線性會(huì)導(dǎo)致系統(tǒng)的靜態(tài)（或 DC）非線性。靜態(tài)非線性的特征在于 ADC 傳遞函數(shù)中的DNL（微分非線性）和INL（積分非線性）誤差。
S/H 非線性如何？與有效處理直流信號(hào)的編碼器部分不同，S/H“看到”交流信號(hào)。我們將在下一節(jié)中討論 S/H 非線性的重要部分如何隨輸入頻率變化。因此，S/H 決定了 ADC 的動(dòng)態(tài)（或 AC）線性度。
S/H 電路非線性
要了解 S/H 非線性，請(qǐng)考慮圖 5 中所示的簡單 S/H 電路。
圖 5. S/H 電路示例。
這個(gè)基本的 S/H 由一個(gè)采樣開關(guān) S1 和一個(gè)保持電容(C hold ) 組成，后者用于存儲(chǔ)采集的樣本。
電路操作包括兩種模式：采樣（或采集模式）和保持模式。在采樣模式下，開關(guān)導(dǎo)通，電容電壓跟蹤輸入。在采樣瞬間，開關(guān)關(guān)閉并斷開 C hold 與輸入的連接。這將啟動(dòng)保持模式，其中電容器保持采集的樣本。
實(shí)際上，我們不可能有零電阻的理想開關(guān)。為了強(qiáng)調(diào)這一點(diǎn)，上圖明確顯示了開關(guān)電阻 R switch。開關(guān)電阻的熱噪聲是高分辨率奈奎斯特速率 ADC 中的主要噪聲。為了解決這個(gè)問題，保持電容的值通常選擇得足夠大以限制帶寬 ，從而限制系統(tǒng)的噪聲。然而，有限的帶寬意味著 S/H 的輸出無法立即達(dá)到其終值。這是由于 RC 網(wǎng)絡(luò)的時(shí)間常數(shù)，由下式給出τ = R s w i t c h Ch o l d _τ=R秒w我噸CHCHo升d
圖 6 顯示了 S/H 操作的一個(gè)周期的示例波形。
圖 6. S/H 電路操作一個(gè)周期的示例波形。
S/H 需要一些時(shí)間（如圖中的“采集時(shí)間”所示）才能穩(wěn)定在終值附近的指定誤差范圍內(nèi)。在采集時(shí)間之后，S/H 能夠以較小的誤差跟蹤輸入。采集時(shí)間取決于 R switch、 C hold 和允許誤差的值。此外，采集時(shí)間對(duì) ADC 的采樣率設(shè)置了上限。
實(shí)際上，開關(guān)電阻不是恒定的，會(huì)隨著輸入電平的變化而變化。R switch 對(duì)輸入的依賴性會(huì)導(dǎo)致輸入相關(guān)的相移，從而導(dǎo)致諧波失真。圖 7 顯示了 R開關(guān)隨輸入電平增加的情況的示例波形 。
圖 7. R開關(guān) 隨輸入電平增加時(shí)的示例波形。圖片由B. Razavi提供
請(qǐng)注意，此相移（或非線性）隨頻率變化。例如，在比 RC 網(wǎng)絡(luò)的極點(diǎn)小得多的頻率下，相移為零，R開關(guān)的微小變化 對(duì)線性度的影響可以忽略不計(jì)。然而，隨著我們?cè)黾宇l率，相移變得越來越顯著。
值得一提的是，R開關(guān) 隨輸入的變化只是 S/H 非線性的一個(gè)。開關(guān)的輸入相關(guān)電荷注入以及輸入相關(guān)采樣瞬間等機(jī)制是導(dǎo)致 S/H 非線性的其他現(xiàn)象。后一種機(jī)制是指開關(guān)關(guān)閉的瞬間可以隨輸入電平的變化而變化。
轉(zhuǎn)換率限制問題
S/H 電路的頻率相關(guān)非線性也可以通過注意到驅(qū)動(dòng)保持電容器的電路具有有限的轉(zhuǎn)換速率來解釋。圖 8 更詳細(xì)地顯示了典型 S/H 電路的框圖。
圖 8. 更詳細(xì)的 S/H 電路框圖。圖片由Analog Devices提供。
在該電路中，個(gè)放大器通過向信號(hào)源呈現(xiàn)高阻抗來緩沖輸入。它還提供電流增益來為保持電容器充電。右側(cè)放大器用作輸出緩沖器，并防止 S/H 輸出電壓在保持模式期間被后續(xù)電路的輸入阻抗放電。假設(shè)輸入緩沖器的短路輸出電流為I SC。這是緩沖器可以提供給 C H的電流。因此，壓擺率（或 S/H 輸出的變化率）由公式 1 給出。
S l e w R a t e = Δ V Δ t =我是C C H小號(hào)升電子w RA噸電子=△V△噸=我小號(hào)CCH
等式 1。
對(duì)于正弦波輸入：
V i n = V M s i n ( 2 π f t )V我n=V米秒我n(2個(gè)πF噸)
信號(hào)的變化率由下式給出：
m x ( d V i n d t _) =2πfVM米AX(dV我nd噸)=2個(gè)πFV米
對(duì)于給定的大信號(hào)輸入，增加頻率可以使信號(hào)的變化率大于 S/H 的壓擺率。在這種情況下，S/H 輸出無法足夠快地跟隨輸入，從而導(dǎo)致信號(hào)失真問題。缺乏顯示足夠轉(zhuǎn)換率以跟上快速變化的模擬輸入的 S/H 是許多 ADC 無法在超過幾兆赫信號(hào)帶寬的情況下表現(xiàn)良好的一個(gè)關(guān)鍵原因。
例如，考慮Analog Devices 的AD9042 。盡管 AD9042 是專門設(shè)計(jì)有寬帶、高 SFDR 前端的轉(zhuǎn)換器，但其 SFDR 仍會(huì)隨著輸入頻率而降低，如圖 9 所示。
圖 9. 顯示 AD9042 的 SFDR 如何隨輸入頻率降低的圖表。圖片由Analog Devices提供。
SNR-SFDR 權(quán)衡
上述討論還解釋了我們?cè)诒疚那懊嫣岬降?SNR-SFDR 權(quán)衡。請(qǐng)注意，較大的保持電容器會(huì)導(dǎo)致較低的轉(zhuǎn)換率（公式 1）和較高的失真（或較低的 SFDR）。另一方面，較大的電容器會(huì)降低系統(tǒng)帶寬并改善噪聲性能（更高的 SNR）。
應(yīng)用抖動(dòng)改善 SFDR
如上所述，改進(jìn) SFDR 有兩個(gè)主要限制：S/H 電路產(chǎn)生的非線性和 ADC 編碼器部分產(chǎn)生的非線性。沒有任何外部措施可以減少 S/H 電路產(chǎn)生的失真。然而，抖動(dòng)技術(shù)可以降低 ADC 編碼器部分的非線性。這將在本系列的下一篇文章中討論。
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