在信號鏈中運用采樣保持放大器 (THA)，可以從根本上擴展帶寬，使其遠遠超出ADC采樣帶寬，滿足苛刻高帶寬的應(yīng)用的需求。本文將證明，針對RF市場開發(fā)的最新轉(zhuǎn)換器前增加一個THA，便可實現(xiàn)超過10 GHz帶寬。

 

 

GSPS轉(zhuǎn)換器是當(dāng)下熱門，其優(yōu)勢在于既能縮短RF信號鏈，又能在FPGA中創(chuàng)建更多資源結(jié)構(gòu)以供使用，例如：減少前端的下變頻以及后級的數(shù)字下變頻器 (DDC)。但相當(dāng)多的應(yīng)用仍然需要高頻率的原始模擬帶寬 (BW)，其遠遠超出了RF轉(zhuǎn)換器所能實現(xiàn)的水平。在此類應(yīng)用中，特別是在國防與儀器儀表行業(yè)（無線基礎(chǔ)設(shè)施也一樣），仍然有將帶寬完全擴展到10 GHz或以上的需求，覆蓋范圍超出C波段，越來越多的應(yīng)用需要覆蓋到X波段。隨著高速ADC技術(shù)的進步，人們對GHz區(qū)域內(nèi)高速精確地分辨超高中頻 (IF) 的需求也在提高，基帶奈奎斯特域已超過1 GHz并迅速攀升。這一說法到本文發(fā)表的時候可能即已過時，因為這方面的發(fā)展非常迅猛。

 

這帶來了兩大挑戰(zhàn)：一個是轉(zhuǎn)換器設(shè)計本身，另一個是將信號耦合到轉(zhuǎn)換器的前端設(shè)計，例如放大器、巴倫和PCB設(shè)計。轉(zhuǎn)換器性能越出色，就對前端信號質(zhì)量要求更高。越來越多的應(yīng)用要求使用分辨率在8到14位的高速GSPS轉(zhuǎn)換器，然而前端的信號質(zhì)量成為了瓶頸—系統(tǒng)的短板決定了整個項目的指標(biāo)。

 

本文定義的寬帶是指使用大于數(shù)百MHz的信號帶寬，其頻率范圍為DC附近至5 GHz-10 GHz區(qū)域。本文將討論寬帶THA或有源采樣網(wǎng)絡(luò)的使用，目的是實現(xiàn)直至無窮大的帶寬（抱歉，現(xiàn)在還沒有玩具總動員表情符號可用），并著重介紹其背景理論，該理論支持擴展RF ADC的帶寬，而RF ADC單憑自身可能沒有此能力。最后，本文將說明一些考慮因素和優(yōu)化技術(shù)，以幫助設(shè)計人員實現(xiàn)超寬帶應(yīng)用切實可行的寬帶解決方案。

 

 

對于雷達、儀器儀表和通信應(yīng)用，高GSPS轉(zhuǎn)換器應(yīng)用得非常廣泛，因為它能提供更寬的頻譜以擴展系統(tǒng)頻率范圍。然而，更寬的頻譜對ADC本身的內(nèi)部采樣保持器提出了更多挑戰(zhàn)，因為它通常未針對超寬帶操作進行優(yōu)化，而且ADC一般帶寬有限，在這些更高模擬帶寬區(qū)域中其高頻線性度/SFDR會下降。

 

因此，在ADC前面使用單獨的THA來拓展模擬帶寬成為了一個理想的解決方案，如此便可在某一精確時刻對頻率非常高的模擬/RF輸入信號進行采樣。該過程通過一個低抖動采樣器實現(xiàn)信號采樣，并在更寬帶寬范圍內(nèi)降低了ADC的動態(tài)線性度要求，因為采樣率RF模數(shù)轉(zhuǎn)換過程中保持不變。

 

這種方案帶來的好處顯而易見：模擬輸入帶寬從根本上得以擴展，高頻線性度顯著改善，并且與單獨的RF ADC性能相比，THA-ADC組件的高頻SNR得到改進。

 

 

ADI的THA系列產(chǎn)品可以在18 GHz帶寬范圍內(nèi)提供精密信號采樣，在DC至超過10 GHz的輸入頻率范圍內(nèi)具有9到10位線性度、1.05 mV噪聲和< 70 fs的隨機孔徑抖動性能。該器件可以4 GSPS工作，動態(tài)范圍損失極小，具體型號包括HMC661 和 HMC1061。這些跟蹤保持 放大器可用于擴展高速模數(shù)轉(zhuǎn)換和信號采集系統(tǒng)的帶寬和/或高頻線性度。

 

以單級THA HMC661為例，產(chǎn)生的輸出由兩段組成。在輸出波形（正差分時鐘電壓）的采樣模式間隔中，器件成為一個單位增益放大器，在輸入帶寬和輸出放大器帶寬的約束下，它將輸入信號復(fù)制到輸出級。在正時鐘到負時鐘躍遷時，器件以非常窄的采樣時間孔徑對輸入信號采樣，并且在負時鐘間隔內(nèi)，將輸出保持在一個相對恒定的代表采樣時刻信號的值。配合ADC進行前端采樣時，常常優(yōu)先使用單級器件（ADI 同時法布里了兩級THA 的型號HMC1061），原因是多數(shù)高速ADC已經(jīng)在內(nèi)部集成一個THA，其帶寬通常要小得多。因此，在ADC之前增加一個THA便構(gòu)成一個復(fù)合雙級組件（或一個三級組件，如果使用的是雙級HMC1061），THA在轉(zhuǎn)換器前面。采用同等技術(shù)和設(shè)計時，單級器件的線性度和噪聲性能通常優(yōu)于雙級器件，原因是單級器件的級數(shù)更少。所以，單級器件常常是配合高速ADC進行前端采樣的最佳選擇。

 

圖1. 采樣保持拓撲結(jié)構(gòu)：(1a) 單列，(1b) 雙列。

 

 

開發(fā)采樣保持器和ADC信號鏈的最困難任務(wù)之一，是在THA捕獲采樣事件的時刻與應(yīng)將其移到ADC上以對該事件重新采樣的時刻之 間設(shè)置適當(dāng)?shù)臅r序延遲。設(shè)置兩個高效采樣系統(tǒng)之間的理想時間差的過程被稱為延遲映射。

 

在電路板上完成該過程可能冗長乏味，因為紙面分析可能不會考慮PCB板上時鐘走線傳播間隔造成的相應(yīng)延遲，內(nèi)部器件組延遲，ADC孔徑延遲，以及將時鐘分為兩個不同段所涉及到的相關(guān)電路（一條時鐘走線用于THA，另一條時鐘走線用于ADC）。設(shè)置THA和ADC之間延遲的一種方法是使用可變延遲線。這些器件可以是有源或無源的，目的是正確對準THA采樣過程的時間并將其交給ADC進行采樣。這保證了ADC對THA輸出波形的穩(wěn)定保持模式部分進行采樣，從而準確表示輸入信號。

 

如圖2所示， HMC856 可用來啟動該延遲。它是一款5位QFN封裝，90 ps的固有延遲，步進為3 ps或25ps ，32位的高速延時器。它的缺點是要設(shè)定/遍歷每個延遲設(shè)置。要使能新的延遲設(shè)置，HMC856上的每個位/引腳都需要拉至負電壓。因此，通過焊接下拉電阻在32種組合中找到最佳延遲設(shè)置會是一項繁瑣的任務(wù)，為了解決這個問題，ADI使用串行控制的SPST開關(guān)和板外微處理器來幫助更快完成延遲設(shè)置過程。

 

圖2. 延遲映射電路。

 

為了獲得最佳延遲設(shè)置，將一個信號施加于THA和ADC組合，該信號應(yīng)在ADC帶寬范圍之外。本例中，我們選擇一個約10 GHz的信號，并施加-6 dBFS的電平（在FFT顯示屏上捕獲）。延遲設(shè)置現(xiàn)在以二 進制步進方式掃描，信號的電平和頻率保持恒定。在掃描過程中顯示并捕獲FFT，收集每個延遲設(shè)置對應(yīng)的基波功率和無雜散動態(tài)范圍 (SFDR) 數(shù)值。

 

結(jié)果如圖3a所示，基波功率、SFDR和SNR將隨所應(yīng)用的每個設(shè)置而變化。如圖所示，當(dāng)把采樣位置放在更好的地方（THA將樣本送至ADC的過程之中）時，基波功率將處于最高水平，而SFDR應(yīng)處于最佳性能（即最低）。圖3b為延遲映射掃描的放大視圖，延遲設(shè)定點為671，即延遲應(yīng)該保持固定于此窗口/位置。請記住，延遲映射程序僅對系統(tǒng)的相關(guān)采樣頻率有效，如果設(shè)計需要不同的采樣時鐘，則需要重新掃描。本例中，采樣頻率為4 GHz，這是該信號鏈中使用的THA器件的最高采樣頻率。

 

圖3a. 每個延遲設(shè)置上信號幅度和SFDR性能的映射結(jié)果。

 

圖3b. 每個延遲設(shè)置上信號幅度和SFDR性能的映射結(jié)果（放大）。

 

 

首先，如果應(yīng)用的關(guān)鍵目標(biāo)是處理10 GHz的帶寬，我們顯然應(yīng)考慮RF方式。請注意，ADC仍然是電壓型器件，不會考慮功率。這種情況下，"匹配"這個詞應(yīng)該謹慎使用。我們發(fā)現(xiàn)，讓一個轉(zhuǎn)換器前端在每個頻率都與100 MSPS轉(zhuǎn)換器匹配幾乎是不可能的；高頻率帶寬的RF ADC不會有太大的不同，但挑戰(zhàn)依舊。術(shù)語"匹配"應(yīng)表示在前端設(shè)計中能產(chǎn)生最佳結(jié)果的優(yōu)化。這是一個無所不包的術(shù)語，其中，輸入阻抗、交流性能 (SNR/SFDR)、信號驅(qū)動強度或輸入驅(qū)動、帶寬以及通帶平坦度，這些指標(biāo)都能產(chǎn)生該特定應(yīng)用的最佳結(jié)果。

 

最終，這些參數(shù)共同定義了系統(tǒng)應(yīng)用的匹配性能。開始寬帶前端設(shè)計時，布局可能是關(guān)鍵，同時應(yīng)當(dāng)最大限度地減少器件數(shù)量，以降低兩個相鄰IC之間的損耗。為了達到最佳性能，這兩方面均非常重要。將模擬輸入網(wǎng)絡(luò)連接在一起時務(wù)必小心。走線長度以及匹配是最重要的，還應(yīng)盡量減少過孔數(shù)量，如圖4所示。

 

圖4. THA和ADC布局。

 

信號通過差分模式連接到THA輸入（我們同時是也提供單端射頻信號輸入的參考設(shè)計鏈路），形成單一前端網(wǎng)絡(luò)。為了最大限度地減少過孔數(shù)量和總長度，我們在這里特別小心，讓過孔不經(jīng)過這兩條模擬輸入路徑，并且?guī)椭窒呔€連接中的任何線腳。

 

最終的設(shè)計相當(dāng)簡單，只需要注意幾點，如圖5所示。所使用的0.01 F電容是寬帶類型，有助于在較寬頻率范圍內(nèi)保持阻抗平坦。典型的成品型0.1 F電容無法提供平坦的阻抗響應(yīng)，通常會在通帶平坦度響應(yīng)中引起較多紋波。THA輸出端和ADC輸入端的5和10串聯(lián)電阻，有助于減少THA輸出的峰化，并最大限度地降低ADC自身內(nèi)部采樣電容網(wǎng)絡(luò)的殘余電荷注入造成的失真。然而，這些值需要謹慎地選擇，否則會增加信號衰減并迫使THA提高驅(qū)動強度，或者設(shè)計可能無法利用ADC的全部量程。

 

最后討論差分分流端接。當(dāng)將兩個或更多轉(zhuǎn)換器連接在一起時，這點至關(guān)重要。通常，輕型負載（例如輸入端有1 k負載）有助于保持線性并牽制混響頻率。分流器的120 分流負載也有此作用，但會產(chǎn)生更多實際負載，本例中為50 ，這正是THA希望看到并進行優(yōu)化的負載。

 

圖5. THA和ADC前端網(wǎng)絡(luò)及信號鏈。

 

現(xiàn)在看結(jié)果！檢查圖6中的信噪比或SNR，可以看出在15 GHz范圍上可以實現(xiàn)8位的ENOB（有效位數(shù)）。這是相當(dāng)不錯的，想想對于相同性能的13 GHz示波器，您可能支付了12萬美元。當(dāng)頻率向L、S、C和X波段移動時，集成帶寬（即噪聲）和抖動限制開始變得顯著，因此我們看到性能出現(xiàn)滾降。

 

還應(yīng)注意，為了保持THA和ADC之間的電平恒定，ADC的滿量程輸入通過SPI寄存器內(nèi)部更改為1.0 V p-p。這有助于將THA保持在線性區(qū)域內(nèi)，因為其最大輸出為1.0 V p-p差分。

 

圖6. –6 dBFS時的SNRFS/SFDR性能結(jié)果。

 

同時顯示了線性度結(jié)果或SFRD。這里，到8 GHz為止的線性度超過50 dBc，到10 GHz為止的線性度超過40 dBc。為在如此寬的頻率范圍上達到最佳線性度，此處的設(shè)計利用 AD9689模擬輸入緩沖電流設(shè)置特性進行了優(yōu)化（通過SPI控制寄存器）。

 

圖7顯示了通帶平坦度，證明在RF ADC之前增加一個THA可以實現(xiàn) 10 GHz的帶寬，從而充分擴展AD9689的模擬帶寬。

 

圖7. THA和ADC網(wǎng)絡(luò)及信號鏈—帶寬結(jié)果。

 

 

對于那些需要在多GHz模擬帶寬上實現(xiàn)最佳性能的應(yīng)用，THA幾乎是必不可少的，至少目前是如此！RF ADC正在迅速趕上。很容易明白，在對較寬帶寬進行采樣以覆蓋多個目標(biāo)頻帶時，GSPS轉(zhuǎn)換器在理論上具有易用性優(yōu)勢，可以消除前端RF帶上的一個或多個向下混頻級。但是，實現(xiàn)更高范圍的帶寬可能會帶來設(shè)計挑戰(zhàn)和維護問題。

 

在系統(tǒng)中使用THA時，應(yīng)確保采樣點的位置在THA和ADC之間進行了優(yōu)化。使用本文所述的延遲映射程序?qū)a(chǎn)生總體上最佳的性能結(jié)果。了解程序是乏味的，但是非常重要。最后應(yīng)記住，匹配前端實際上意味在應(yīng)用的給定一組性能需求下實現(xiàn)最佳性能。在X波段頻率進行采樣時，樂高式方法（簡單地將50 阻抗模塊連接在一起）可能不是最好的方法。






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