多數(shù)SAR ADC都提供獨立的數(shù)字I/O電源輸入（VIO或VDRIVE），后者決定接口的工作電壓和邏輯兼容性。此引腳應(yīng)與主機(jī)接口（MCU、DSP或FPGA）電源具有相同的電壓。數(shù)字輸入一般應(yīng)在DGND-0.3 V與VIO + 0.3 V之間，以避免違反絕對最大額定值。須在VIO引腳與DGND之間連接走線短的去耦電容。

 

采用多個電源的ADC可能擁有明確的上電序列。應(yīng)用筆記AN-932《電源序列》為這些ADC電源的設(shè)計提供了良好的參考。為了避免正向偏置ESD二極管，避免數(shù)字內(nèi)核加電時處于未知狀態(tài)，要在接口電路前打開I/O電源。模擬電源通常在I/O電源之前加電，但并非所有ADC均是如此。請參閱并遵循數(shù)據(jù)手冊中的內(nèi)容，確保序列正確。

 

 

為了確保初始化正確無誤，有些SAR ADC要求處于某些邏輯狀態(tài)或序列，以實現(xiàn)復(fù)位、待機(jī)或關(guān)斷等數(shù)字功能。在所有電源都穩(wěn)定之后，應(yīng)施加指定脈沖或組合，以確保ADC啟動時的狀態(tài)符合預(yù)期。例如，一個高脈沖在RESET上持續(xù)至少50 ns，這是配置AD7606以使其在上電后能正常運行所必須具備的條件。

 

在所有電源均完全建立之前，不得切換數(shù)字引腳。對于SAR ADC，轉(zhuǎn)換開始引腳CNVST可能對噪聲敏感。在圖1所示示例中，當(dāng)AVCC、DVCC和VDRIVE仍在上升時，主機(jī)cPLD拉高CNVST。這可能使AD7367進(jìn)入未知狀態(tài)，因此，在電源完全建立之前，主機(jī)應(yīng)使CNVST保持低電平。

 

圖1. 在電源上升時拉高CNVST可能導(dǎo)致未知狀態(tài)

 

 

轉(zhuǎn)換完成之后，主機(jī)可以通過串行或并行接口讀取數(shù)據(jù)。為了正確讀取數(shù)據(jù)，須遵循特定的時序策略，比如，SPI總線需要采用哪種模式等。不得違反數(shù)字接口時序規(guī)范，尤其是ADC和主機(jī)的建立和保持時間。最大比特率取決于整個循環(huán)，而不僅僅是最小額定時鐘周期。圖2和下列等式展示了如何計算建立和保持時間裕量。主機(jī)把時鐘發(fā)送至ADC并讀取ADC輸出的數(shù)據(jù)。

 

圖2. 建立和保持時序裕量

 

tCYCLE： 時鐘周期

tJITTER： 時鐘抖動

tSETUP： 主機(jī)建立時間

tHOLD： 主機(jī)保持時間

tPROP_DATA： 從ADC到主機(jī)的傳輸線路的數(shù)據(jù)傳播延遲

tPROP_CLK： 從主機(jī)到ADC的傳輸線路的數(shù)據(jù)傳播延遲

tDRV： 時鐘上升/下降沿后的數(shù)據(jù)輸出有效時間

tMARGIN： 裕量時間大于等于0表示達(dá)到建立時間或保持時間要求，小于0表示未達(dá)到建立時間或保持時間要求。

 

 

tMARGIN_SETUP = tCYCLE, MIN – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK –

 

建立時間等式以最大系統(tǒng)延遲項定義最小時鐘周期時間或最大頻率。要達(dá)到時序規(guī)格，必須大于等于0。提高周期（降低時鐘頻率）以解決系統(tǒng)延遲過大問題。對于緩沖器、電平轉(zhuǎn)換器、隔離器或總線上的其他額外元件，把額外延遲加入tPROP_CLK和tPROP_DATA。

 

類似地，主機(jī)的保持時間裕量為

 

tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER –

 

保持時間等式規(guī)定了最小系統(tǒng)延遲要求，以避免因違反保持時間要求而出現(xiàn)邏輯錯誤。要達(dá)到時序規(guī)格，必須大于等于0。

 

公司帶SPI接口的許多SAR ADC都是從CS或CNV的下降沿為MSB提供時鐘信號，剩余的數(shù)據(jù)位則跟隨SCLK的下降沿，如圖3所示。在讀取MSB數(shù)據(jù)時，要使用等式中的tEN而非tDRV。

 

圖3. AD7980 3線CS模式下的SPI時序

 

因此，除了最大時鐘速率以外，數(shù)字接口的最大工作速率也取決于建立時間、保持時間、數(shù)據(jù)輸出有效時間、傳播延遲和時鐘抖動。

 

在圖4中，DSP主機(jī)訪問AD7980處于3線CS模式下，其中，VIO = 3.3 V。DSP鎖存SCLK下降沿上的SDO信號。DSP的額定最小建立時間為5 ns，最小保持時間為2 ns。對于典型的FR-4PCB板，傳播延遲約為180 ps/in。緩沖器的傳播延遲為5 ns。CNV、SCLK和SDO的總傳播延遲為

 

tPROP = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns

 

tJITTER = 1 ns。主機(jī)SCLK的工作頻率為30 MHz，因此，tCYCLE= 33 ns

 

tSETUP_MARGIN= 33 ns –1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

 

tHOLD_MARGIN= 11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

 

建立時間和保持時間裕量均為正，因此，SPI SCLK可以在30 MHz下工作。

 

圖4. DSP和AD7980之間的數(shù)字接口

 

 

數(shù)字信號完整性（包括時序和信號質(zhì)量）確保：在額定電壓下接收信號；不相互干擾；不損壞其他器件；不污染電磁頻譜。信號質(zhì)量由多個項定義，如圖5所示。本部分將介紹過沖、振鈴、反射和串?dāng)_。

 

圖5. 常用信號質(zhì)量規(guī)格

 

反射是阻抗不匹配導(dǎo)致的結(jié)果。當(dāng)信號沿著走線傳播時，每個接口處的瞬時阻抗都不相同。部分信號會反射回去，部分信號會繼續(xù)沿著線路傳播。反射可能在接收器端產(chǎn)生過沖、欠沖、振鈴和非單調(diào)性時鐘邊沿。

 

過沖和欠沖可能損壞輸入保護(hù)電路，或者縮短IC的使用壽命。圖6所示為AD7606的絕對最大額定值。數(shù)字輸入電壓應(yīng)在–0.3 V和VDRIVE + 0.3 V之間。另外，如果振鈴高于最大VIL或小于最小VIH可能導(dǎo)致邏輯誤差。

 

絕對最大額定值

 

除非另有說明，TA = 25℃

 

圖6. AD7606的絕對最大額定值

 

為了減少反射：

 

盡量縮短走線的長度

控制走線的特性阻抗

消除分支

使用適當(dāng)?shù)亩私臃桨?/div>