CMOS電路的輸入端是不允許懸空的，因?yàn)閼铱諘?huì)使電位不定，破壞正常的邏輯關(guān)系。另外，懸空時(shí)輸入阻抗高，易受外界噪聲干擾，使電路產(chǎn)生誤動(dòng)作，而且也極易造成柵極感應(yīng)靜電而擊穿。所以“與”門，“與非”門的多余輸入端要接高電平，“或”門和“或非”門的多余輸入端要接低電平。若電路的工作速度不高，功耗也不需特別考慮時(shí)，則可以將多余輸入端與使用端并聯(lián)。

 

除了以上這一點(diǎn)，關(guān)于CMOS集成電路的使用，在認(rèn)真閱讀產(chǎn)品說(shuō)明及有關(guān)資料，了解其引腳分布及極限參數(shù)外，還應(yīng)注意以下幾個(gè)問(wèn)題。

 

電源問(wèn)題

 

(1)CMOS集成電路的工作電壓一般在3-18V，但當(dāng)應(yīng)用電路中有門電路的模擬應(yīng)用(如脈沖振蕩、線性放大)時(shí)，最低電壓則不應(yīng)低于4.5V。由于CMOS集成電路工作電壓寬，故使用不穩(wěn)壓的電源電路CMOS集成電路也可以正常工作，但是工作在不同電源電壓的器件，其輸出阻抗、工作速度和功耗是不相同的，在使用中一定要注意。

 

(2)CMOS集成電路的電源電壓必須在規(guī)定范圍內(nèi)，不能超壓，也不能反接。因?yàn)樵谥圃爝^(guò)程中，自然形成許多寄生二極管，在正常電壓下，這些二極管皆處于反偏，對(duì)邏輯功能無(wú)影響，但是由于這些寄生二極管的存在，一旦電源電壓過(guò)高或電壓極性接反，就會(huì)使電路產(chǎn)生損壞。

 

驅(qū)動(dòng)能力問(wèn)題

 

CMOS電路的驅(qū)動(dòng)能力的提高，除選用驅(qū)動(dòng)能力較強(qiáng)的緩沖器來(lái)完成之外，還可將同一個(gè)芯片幾個(gè)同類電路并聯(lián)起來(lái)提高，這時(shí)驅(qū)動(dòng)能力提高到N倍(N為并聯(lián)門的數(shù)量)。

 

輸入端的問(wèn)題

 

(1)輸入端接長(zhǎng)導(dǎo)線時(shí)的保護(hù)。

 

在應(yīng)用中有時(shí)輸入端需要接長(zhǎng)的導(dǎo)線，而長(zhǎng)輸入線必然有較大的分布電容和分布電感，易形成LC振蕩，特別當(dāng)輸入端一旦發(fā)生負(fù)電壓，極易破壞CMOS中的保護(hù)二極管。其保護(hù)辦法為在輸入端處接一個(gè)電阻。

 

(2)輸入端的靜電防護(hù)。

 

雖然各種CMOS輸入端有抗靜電的保護(hù)措施，但仍需小心對(duì)待，在存儲(chǔ)和運(yùn)輸中最好用金屬容器或者導(dǎo)電材料包裝，不要放在易產(chǎn)生靜電高壓的化工材料或化纖織物中。組裝、調(diào)試時(shí)，工具、儀表、工作臺(tái)等均應(yīng)良好接地。要防止操作人員的靜電干擾造成的損壞，如不宜穿尼龍、化纖衣服，手或工具在接觸集成塊前最好先接一下地。對(duì)器件引線矯直彎曲或人工焊接時(shí)，使用的設(shè)備必須良好接地。

 

(3) 輸入信號(hào)的上升和下降時(shí)間不易過(guò)長(zhǎng)，否則一方面容易造成虛假觸發(fā)而導(dǎo)致器件失去正常功能，另一方面還會(huì)造成大的損耗。

 

對(duì)于74HC系列限于0.5us以內(nèi)。若不滿足此要求，需用施密特觸發(fā)器件進(jìn)行輸入整形。

 

(4)CMOS電路具有很高的輸入阻抗，致使器件易受外界干擾、沖擊和靜電擊穿，所以為了保護(hù)CMOS管的氧化層不被擊穿，一般在其內(nèi)部輸入端接有二極管保護(hù)電路。

 

輸入保護(hù)網(wǎng)絡(luò)的引入使器件的輸入阻抗有一定下降，但仍在108Ω以上。這樣也給電路的應(yīng)用帶來(lái)了一些限制：

 

(A)輸入電路的過(guò)流保護(hù)。CMOS電路輸入端的保護(hù)二極管，其導(dǎo)通時(shí)電流容限一般為1mA在可能出現(xiàn)過(guò)大瞬態(tài)輸入電流(超過(guò)10mA)時(shí)，應(yīng)串接輸入保護(hù)電阻。例如，當(dāng)輸入端接的信號(hào)，其內(nèi)阻很小、或引線很長(zhǎng)、或輸入電容較大時(shí)，在接通和關(guān)斷電源時(shí)，就容易產(chǎn)生較大的瞬態(tài)輸入電流，這時(shí)必須接輸入保護(hù)電阻，若VDD=10V，則取限流電阻為10KΩ即可。

 

(B) 輸入信號(hào)必須在VDD到VSS之間，以防二極管因正向偏置電流過(guò)大而燒壞。因此在工作或測(cè)試時(shí)，必須按照先接通電源后加入信號(hào)，先撤除信號(hào)后關(guān)電源的順序進(jìn)行操作。在安裝，改變連接，拔插時(shí)，必須切斷電源，以防元件受到極大的感應(yīng)或沖擊而損壞。

 

(C)由于保護(hù)電路吸收的瞬間能量有限，太大的瞬間信號(hào)和過(guò)高的靜電電壓將使保護(hù)電路失去作用。所以焊接時(shí)電烙鐵必須可靠接地，以防漏電擊穿器件輸入端，一般使用時(shí)，可斷電后利用電烙鐵的余熱進(jìn)行焊接，并先焊其接地管腳。

 

(D)要防止用大電阻串入VDD或VSS端，以免在電路開(kāi)關(guān)期間由于電阻上的壓降引起保護(hù)二極管瞬時(shí)導(dǎo)通而損壞器件。

 

CMOS的接口電路問(wèn)題

 

(1)CMOS電路與運(yùn)放連接。當(dāng)和運(yùn)放連接時(shí)，若運(yùn)放采用雙電源，CMOS采用的是獨(dú)立的另一組電源。若運(yùn)放使用單電源，且與CMOS使用的電源一樣，則可直接相連。

 

(2)CMOS與TTL等其它電路的連接。在電路中常遇到TTL電路和CMOS電路混合使用的情況，由于這些電路相互之間的電源電壓和輸入、輸出電平及負(fù)載能力等參數(shù)不同，因此他們之間的連接必須通過(guò)電平轉(zhuǎn)換或電流轉(zhuǎn)換電路，使前級(jí)器件的輸出的邏輯電平滿足后級(jí)器件對(duì)輸入電平的要求，并不得對(duì)器件造成損壞。邏輯器件的接口電路主要應(yīng)注意電平匹配和輸出能力兩個(gè)問(wèn)題，并與器件的電源電壓結(jié)合起來(lái)考慮。下面分兩種情況來(lái)說(shuō)明：

 

(A)TTL到CMOS的連接。用TTL電路去驅(qū)動(dòng)CMOS電路時(shí)，由于CMOS電路是電壓驅(qū)動(dòng)器件，所需電流小，因此電流驅(qū)動(dòng)能力不會(huì)有問(wèn)題，主要是電壓驅(qū)動(dòng)能力問(wèn)題，TTL電路輸出高電平的最小值為2.4V，而CMOS電路的輸入高電平一般高于3.5V，這就使二者的邏輯電平不能兼容。為此可在TTL的輸出端與電源之間接一個(gè)電阻R(上拉電阻)可將TTL的電平提高到3.5V以上。

 

(B)CMOS到TTL的連接。CMOS電路輸出邏輯電平與TTL電路的輸入電平可以兼容，但CMOS電路的驅(qū)動(dòng)電流較小，不能夠直接驅(qū)動(dòng)TTL電路。為此可采用CMOS/TTL專用接口電路，如CMOS緩沖器CC4049等，經(jīng)緩沖器之后的高電平輸出電流能滿足TTL電路的要求，低電平輸出電流可達(dá)4mA。實(shí)現(xiàn)CMOS電路與TTL電路的連接。 需說(shuō)明的時(shí)，CMOS與TTL電路的接口電路形式多種多樣，實(shí)用中應(yīng)根據(jù)具體情況進(jìn)行選擇。

 

輸出端的保護(hù)問(wèn)題

 

(1)MOS器件輸出端既不允許和電源短接，也不允許和地短接，否則輸出級(jí)的MOS管就會(huì)因過(guò)流而損壞。

 

(2)在CMOS電路中除了三端輸出器件外，不允許兩個(gè)器件輸出端并接，因?yàn)椴煌钠骷?shù)不一致，有可能導(dǎo)致NMOS和PMOS器件同時(shí)導(dǎo)通，形成大電流。但為了增加電路的驅(qū)動(dòng)能力，允許把同一芯片上的同類電路并聯(lián)使用。

 

(3)當(dāng)CMOS電路輸出端有較大的容性負(fù)載時(shí)，流過(guò)輸出管的沖擊電流較大，易造成電路失效。為此，必須在輸出端與負(fù)載電容間串聯(lián)一限流電阻，將瞬態(tài)沖擊電流限制在10mA以下。 

 

 

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